содержание      ..     1      2      3      4      ..

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1921ВК035. Руководство пользователя - часть 3

На рисунке 17.20 представлено графическое пояснение к описанию режима.

Рисунок 17.20 - Режим FS ведомого приемника

Рисунок17.21 - Режим HS ведомого приемника

Режим HS ведомого приемника

Включение режима происходит после получения валидного кода мастера

(0000_1хххb). После передачи кода мастера формируется состояние повторного старта, а

затем передается адрес ведомого с нулевым битом направления (R/W# = «0»). После

получения байта адреса ведомый проверяет его на совпадение (см. ранее «Режим FS

ведомого приемника»).

Дополнительно можно обратиться к приложению Б.

На рисунке 17.21 представлено графическое пояснение к описанию режима.

Режим FS ведомого передатчика

В этом режиме данные передаются от ведомого передатчика к мастеру приемнику.

Ведомый проверяет ответ мастера на бит ACK.

Переход в режим передатчика происходит из режима ведомого приемника. После

получения собственного адреса и бита направления, равного единице (R/W# = «1»),

ведомый становится передатчиком. Флаг INT устанавливается, указывая на то, что в

регистр SDA следует записать данные.

127

Рисунок 17.22 - Режим FS ведомого передатчика

Режим HS ведомого передатчика

Модуль I2C переходит в режим HS ведомого после получения валидного кода

мастера (0000_1xxxb). Далее следует состояние повторного старта и передача адреса

ведомого с единичным битом направления (R/W# = «1»). После этого ведомый

переключается в режим HS ведомого передатчика. Функционирование в этом режиме в

целом идентично режиму FS ведомого передатчика, с теми отличиями, что

поддерживается более высокая скорость передачи, а значения кодов состояний (поле

MODE) находятся в диапазоне 34h - 37h.

Дополнительно можно обратиться к приложению Б.

На рисунке 17.23 представлено графическое пояснение к описанию режима.

Рисунок 17.23 - Режим HS ведомого передатчика

Дополнительная информация о работе модуля

1 Когда модуль I2C выключен, бит BB регистра CST очищен. Включения модуля в

системе с более чем одним мастером, может произойти в момент времени, когда по шине

идет передача. Бит BB не сможет это показать. Во избежание создания ошибок на шине

модуль I2C должен синхронизироваться с сигналами на шине прежде, чем сделать

попытку стать мастером. Для этого следует дождаться момента, когда на шине не будет

129

18 Контроллер интерфейса CAN

18.1 Протокол CAN

Последовательный интерфейс CAN (Controller Area Network) - интерфейс связи,

эффективно поддерживающий распределенное управление в масштабе реального времени

с высокой помехозащищенностью. Протокол связи определен в спецификации CAN 2.0B.

Протокол CAN оптимизирован для систем, в которых должно передаваться

относительно небольшое количество информации (по сравнению с Ethernet или USB) к

любому или всем узлам сети. Множественный доступ с опросом состояния шины

позволяет каждому узлу получить доступ к шине с учетом приоритетов. Неадресная

структура сообщений позволяет организовать многоабонентскую доставку данных с

сокращением трафика шины. Быстрая устойчивая передача информации с системой

контроля ошибок позволяет отключать неисправные узлы от шины, что гарантирует

доставку критических по времени сообщений.

Область применения протокола CAN: от высокоскоростных сетей связи до

электропроводов в автомобиле. Высокая скорость передачи данных (до 1 Мбит/с),

хорошая помехозащищенность протокола, защита от неисправности узлов - делают шину

CAN подходящей для индустриальных приложений управления типа Device Net.

CAN имеет асинхронную последовательную структуру шины с одним логическим

сегментом сети. CAN сеть может состоять из двух или более узлов с возможностью

подключения/отключения узлов от шины без перенастройки других устройств (см.

рисунок 18.1).

Рисунок 18.1 - Общая структура CAN сети

Логика шины работает по механизму монтажного И, в котором рецессивный бит

соответствует логической единице, а доминантный - логическому нулю. Пока ни один

узел не формирует доминантный бит, шина находится в рецессивном состоянии.

Появление на шине доминантного бита (выставленного одним или несколькими узлами)

создает доминантное состояние шины. Отсюда следует, что при выборе среды передачи

данных необходимо точно определить, какое состояние будет доминантным, а какое -

рецессивным. Одним из наиболее распространенных и дешевых вариантов линии связи

является пара скрученных проводов. Линии шины тогда называются CANH и CANL и

131

Стандартное сообщение данных

Формируется, когда узел желает передать данные. Формат сообщения показан на

рисунке 18.2.

Рисунок 18.2 - Стандартное сообщение данных

Стандартное сообщение имеет в своем составе:

- бит SOF - доминантный («0») бит начала сообщения для жесткой синхронизации

всех узлов;

- поле арбитража (12 бит), включающее поле ID идентификатора (11 бит) и бит RTR

передачи по удаленному запросу (RTR

=

«0» соответствует сообщению данных,

RTR = «1» соответствует удаленному запросу);

- поле управления

(6 бит), включающее бит IDE

- указатель расширенного

идентификатора (IDE = «0» соответствует стандартному идентификатору, IDE = «1»

соответствует расширенному идентификатору), бит RB0 - резервный доминантный бит и

поле DLC - числа байт данных (4 бита), которое указывает, сколько байт данных

содержится в сообщении (допустимые значения - от

0 до

8, другие значения

использоваться не могут);

- поле данных (от 0 до 64 бит), содержащее целое число байт данных;

- поле контрольной суммы CRC

(16 бит), включающее поле CRC

(15 бит),

используемое для обнаружения возможных ошибок передачи данных и бит CRCDel

рецессивный разделитель CRC;

- поле подтверждения (2 бита), включающее бит АСК Slot подтверждения передачи

(передающий узел выдает рецессивный бит, а любой узел, который принял сообщение без

ошибок, заменяет его сформированным доминантным битом) и бит ACKDel рецессивный

разделитель подтверждения;

- поле EOF конца сообщения (7 бит).

Между передачами двух любых сообщений шина должна оставаться в рецессивном

состоянии как минимум в течение времени появления 3 бит (поле INT простоя). Если

после появления трех рецессивных битов (поле INT) ни один узел не начал передачу,

шина переходит в состояние бездействия IDLE и находится в рецессивном состоянии до

появления доминантного бита сообщения.

133

Расширенное сообщение данных

Формируется, когда узел желает передать данные. Формат сообщения показан на

рисунке 18.3.

Рисунок 18.3 - Расширенное сообщение данных

Расширенное сообщение имеет в своем составе:

- бит SOF - доминантный («0») бит начала сообщения для жесткой синхронизации

всех узлов;

- поле арбитража (38 бит), включающее поле стандартного идентификатора (11 бит),

бит SRR заменитель удаленного запроса, бит IDE указатель расширенного

идентификатора (рецессивный, что соответствует расширенному идентификатору) и поле

расширенного идентификатора (18 бит);

- бит RTR передачи по удаленному запросу (RTR = «0» соответствует сообщению

данных, RTR = «1» соответствует удаленному запросу);

- поле управления (6 бит), включающее бит RB0 - резервный доминантный бит, бит

RB1 резервный доминантный бит и поле DLC числа байт данных (4 бита), которое

указывает, сколько байт данных содержится в сообщении (допустимые значения -

от 0 до 8, другие значения использоваться не могут);

- поле данных (от 0 до 64 бит), содержащее целое число байт данных;

- поле контрольной суммы CRC

(16 бит), включающее поле CRC

(15 бит)

используемое для обнаружения возможных ошибок передачи данных и бит CRCDel

рецессивный разделитель CRC;

- поле подтверждения (2 бита), включающее бит АСК Slot подтверждения передачи

(передающий узел выдает рецессивный бит, а любой узел, который принял сообщение без

ошибок, заменяет его сформированным доминантным битом) и бит ACKDel рецессивный

разделитель подтверждения;

- поле EOF конца сообщения (7 бит).

Удаленный запрос данных

Формируется, когда узлу требуются данные другого узла. Узел назначения посылает

удаленный запрос с идентификатором источника. Соответствующий узел источника

(распознавший свой идентификатор) посылает стандартное или расширенное сообщение в

ответ на запрос.

Удаленный запрос данных существует в стандартном и расширенном вариантах (на

рисунке 18.4 представлен вариант удаленного запроса со стандартным идентификатором).

134

Рисунок 18.4 - Удаленный запрос данных (стандартный формат)

Имеются только два отличия содержимого удаленного запроса от сообщения

данных:

- бит RTR в удаленном запросе передается в рецессивном состоянии;

- поле данных отсутствует (в сообщении не передается никаких данных, значение в

поле DLC любое в пределах от 0 до 8).

В самом маловероятном случае, когда одновременно формируется удаленный

запрос, и устройство пытается передать данные с одинаковыми идентификаторами,

арбитраж будет выигран устройством, передающим данные, из-за доминантного

состояния бита RTR.

Узел, который посылал запрос, получает данные немедленно.

Сообщение об ошибке

Формируется любым узлом, который обнаруживает ошибку на шине. Формат

сообщения показан на рисунке 18.5.

Сообщение об ошибке состоит из двух полей: поле разделителя ошибки и поле флага

ошибки. Возможны два типа поля флага ошибки, в зависимости от вида ошибки узла,

обнаружившего ее.

Если ошибку обнаружил активный узел (как в примере на рисунке 18.5), тогда он

прерывает передачу текущего сообщения, формируя флаг активной ошибки. Флаг

активной ошибки состоит из шести последовательных доминантных битов, которые

нарушают правила бит-стаффинга (правила наполнения и передачи битов на шине).

Остальные узлы также обнаруживают ошибку и начинают формировать сообщение об

ошибке. Таким образом, поле флага ошибки может содержать от 6 до 12 доминантных

битов (сформированных одним узлом или более). Поле флага ошибки дополняется

разделителем ошибки, состоящим из восьми рецессивных битов и позволяющим

перезапускать связь с шиной после обнаружения ошибки. После перехода шины в

нормальное состояние узлы возобновляют передачу данных, остановленный узел

повторяет передачу сообщения, переданного до этого с ошибкой.

135

Рисунок 18.5 - Сообщение об ошибке

Если ошибку обнаружил пассивный узел, тогда он формирует флаг пассивной

ошибки, состоящий из шести последовательных рецессивных битов и затем разделитель

ошибки. Таким образом, сообщение о пассивной ошибке состоит из 14 рецессивных

битов. Это не нарушает правила бит-стаффинга на шине и не оказывает влияния на

передачи других узлов. Исключение составляет узел, который передает данные узлу,

обнаружившему ошибку. В этом случае правила бит-стафинга нарушаются и передача

данных прекращается. После передачи пассивной ошибки узел должен ожидать шесть

последовательных рецессивных битов для восстановления связи с шиной.

Сообщение о перезагрузке

Формат сообщения о перезагрузке аналогичен формату сообщения об ошибке, но

может быть сформирован только, когда шина простаивает.

Сообщение о перезагрузке показано на рисунке 18.6.

Рисунок 18.6 - Сообщение о перезагрузке

Разделитель перезагрузки состоит из восьми последовательных рецессивных битов.

Узел может сформировать сообщение о перезагрузке в двух случаях:

- между сообщениями обнаружен доминантный бит, что является ненормальным во

время простоя шины;

136

- для задержки передачи нового сообщения.

Узел может последовательно сформировать не более двух сообщений перезагрузки.

Флаг перезагрузки состоит из шести последовательных доминантных битов. Другие

узлы обнаруживают перезагрузку и начинают формировать ее самостоятельно. Поэтому

на шине во время выполнения перезагрузки может быть до 12 доминантных битов.

18.2 Структура и функционирование контроллера CAN

В состав контроллера CAN входият два идентичных независимых узла CAN0 и

CAN1, ОЗУ для хранения сообщений, которое является общим для узлов, и система

управления. Контроллер CAN имеет следующие функциональные особенности:

- соответствие ISO 11898;

- функционирование согласно спецификации CAN 2.0b (активная версия);

- отдельные управляющие регистры для каждого из двух узлов;

- программируемая скорость передачи информации до 1 Мбит/с;

- гибкий и полный контроль передачи сообщений и обработки ошибок.

Контроллер CAN реализует 16 линий прерываний и 256 объектов сообщений для

хранения сообщений и их параметров в ОЗУ. Каждый объект сообщения может быть

привязан к любому из узлов, сконфигурирован для передачи или приема как стандартных,

так и расширенных сообщений и удаленных запросов. Каждый объект имеет

индивидуальную маску для фильтрации принимаемых сообщений. Объекты сообщений

могут объединяться в классы, с разными уровнями приоритета, могут объединяться для

построения структур FIFO произвольных размеров (до 256 объектов в одной структуре).

Кроме того, реализована возможность попарного соединения объектов для формирования

шлюзов для автоматической передачи сообщений между узлами. Параллельно с

вышеуказанными свойствами объекты сообщений могут организовываться в списки с

постоянно доступной реорганизацией (совместимость с TwinCan-устройствами, которые

не имеют списков).

Структура контроллера CAN приведена на рисунке 18.7.

Рисунок 18.7 - Общая структура контроллера CAN

137

передающем выводе узла CAN поддерживается рецессивный уровень сигнала, а состояние

принимающего вывода игнорируется.

Рисунок 18.8 - Режим внутренней петли

Если оба узла CAN функционируют в режиме внутренней петли, они

взаимодействуют друг с другом посредством внутренней шины CAN, не оказывая влияние

на работу других модулей, функционирующих в нормальном режиме.

Дробный делитель

Дробный делитель позволяет генерировать частоту fout из входной тактовой частоты

fin (HCLK) путем программирования делителя посредством регистра FDR.

Рисунок 18.9 - Схема дробного делителя

Задаваемое значение входной частоты fin зависит от длительности передачи одного

бита информации и должно быть n-кратно ей. Поскольку длительность передачи бита

определяется количеством квантов времени (Ntq, см. далее), то для расчета частоты fin в

МГц следует пользоваться формулой:

fin = n×Ntq,

(18.1)

где Ntq - количество квантов времени tq;

n - целое число, начиная с 1 (для задания кратности).

Дробный делитель делит частоту fin путем умножения на величину 1/val или

величину 1024/val для любого val от 0 до 1023, выдавая на выходе тактовый сигнал

fout (fcan).

На рисунке 18.9 показана блок-схема дробного делителя. Логика дробного делителя

работает по-разному, в зависимости от режима, задаваемого полем DM.

139

В режиме нормального деления (DM = 01b) делитель работает как перегружаемый

счетчик с шагом инкрементирования, равным единице. Состояние счетчика доступно

посредством поля RESULT. Каждый раз, при переполнении (т. е. когда RESULT = 3FFh),

формируется импульс сигнала Fout, после чего в счетчик загружается значение из поля

STEP.

Выходная частота fout определяется по формуле

fout = fin× 1/ (1024 - STEPd),

(18.2)

где STEPd - значение поля STEP в десятичном формате.

Отсюда следует, что для получения частоты fout = fin, значение STEP должно быть

равно 3FFh. На рисунке 18.10 показано формирование сигнала Fout при значении

STEP = = 3FDh (1021d).

Рисунок 18.10 - Формирование сигнала с частотой fout в нормальном режиме

В режиме дробного деления (DM = 10b) делитель работает как перезагружаемый

счетчик, но шаг инкрементирования в этом случае равен значению поля STEP. Если

результат инкрементирования значения RESULT на величину STEP превышает 3FFh,

возникает переполнение счетчика, формируется импульс сигнала Fout, после чего в

счетчик загружается значение, на которое результат инкрементирования превысил 3FFh.

Выходная частота fout определяется по формуле

fout = fin× STEPd / 1024d .

(18.3)

В целом, режим дробного деления позволяет программировать частоту fout с более

высокой точностью, чем нормальный режим, но сигнал может иметь джиттер периода, не

превышающий одного периода fin, в связи с чем, не рекомендуется использовать режим

дробного деления при высоких скоростях передач.

На рисунке 18.11 показано формирование сигнала Fout при значении STEP = 234h

(564d). fout = fin× 564/1024 = 0,55 × fin.

Рисунок 18.11 - Формирование сигнала с частотой fout в режиме дробного деления

Процесс выключения делителя начинается одновременно с возникновением запроса

выключения контроллера CAN.

140

Контроллер сообщений

Управляет обменом сообщениями между CAN узлами и памятью сообщений и

выполняет следующие функции:

- фильтрация входящих сообщений для определения корректного объекта сообщения

для сохранения полученных данных;

- определение объекта сообщения, содержимое которого будет передано в первую

очередь (для каждого узла индивидуально);

- передача содержимого объекта сообщения к CAN узлу с параллельной вставкой в

сообщение битов управления и состояния;

- осуществление буферизации FIFO и функционирования шлюза;

- объединение битов уведомления ждущих обработки сообщений.

Управление прерываниями блока CAN

На рисунке 18.12 показана структура формирования запроса на прерывание.

Рисунок 18.12 - Структура формирования запроса на прерывание

Событие, по которому должен быть сгенерирован запрос на прерывание,

устанавливает флаг прерывания и (если разрешено) формирует запрос на прерывание на

одной из 16 линий прерываний. Импульс запроса на прерывание генерируется независимо

от состояния флага прерывания. Флаг прерывания может быть сброшен программно,

записью нуля. Если к одной линии прерываний подключены несколько источников

прерываний, то появление импульса от любого источника сформирует запрос на

прерывание. Логика управления прерываниями использует схему компрессии

прерываний.

Источниками прерываний являются:

- CAN узлы (восемь источников - по четыре для каждого узла);

- объекты сообщений (512 источников - по два для каждого объекта);

- программное прерывание (источник - регистр MITR).

Каждый аппаратный источник прерывания управляется

4 битами указателя

прерываний, который определяет для него одну из 16 линий прерываний, что позволяет

коммутировать на одну линию несколько источников прерываний. На рисунке 18.13

представлена схема коммутации линий прерываний.

Когда объект сообщения n генерирует запрос на прерывание по окончании приема

или передачи сообщения, запрос передается на линию прерываний, выбранную в битовом

поле RXINP или TXINP регистра MOIPR объекта сообщения n. Если количество объектов

сообщений больше, чем количество линий прерываний, то на одну линию могут

приходить несколько запросов прерываний. Для разрешения конфликтов на линиях

прерываний в контроллере CAN предусмотрен механизм распределения приоритетов для

объектов сообщений.

141

Рисунок 18.13 - Схема коммутации линий прерываний

18.3 Узел контроллера CAN

Каждый узел CAN имеет свою собственную логику управления и выдачи

информации о состоянии и может быть сконфигурирован и работать независимо от

другого узла.

Режим конфигурации включается установкой бита CCE регистра NCR. Режим

конфигурации позволяет изменять параметры синхронизации битов и состояния

счетчиков ошибок.

Конфигурация прерываний задается битами TRIE, ALIE и LECIE:

- бит TRIE управляет разрешением прерывания после передачи сообщения;

- бит ALIE управляет разрешением прерываний по ошибке;

- бит LECIE управляет разрешением прерывания по коду последней ошибки.

Регистр NSR отражает текущее состояние, содержит информацию о передачах и

ошибках узла.

142

Блок управления узлом

Координирует работу:

- разрешает/запрещает действия узла на шине;

- разрешает/запрещает и генерирует различные события, касающиеся работы узла

(ошибка на шине, успешное завершение передачи сообщения), которые приводят к

формированию запросов на прерывания;

- управляет счетчиком сообщений.

Блок синхронизации битов

Согласно стандарту ISO 11898 время передачи одного бита разделено на сегменты,

которые, в свою очередь, составлены из целочисленных отрезков времени, называемых

квантами времени tq (см. рисунок 18.14). Квант времени - фиксированная единица

времени, получаемая из частоты синхронизации и делителя контроллера CAN.

Сегмент синхронизации Tsync позволяет синхронизировать начало обмена данными

между передатчиком и приемником. Длительность сегмента всегда равна одному кванту

времени.

Сегмент распространения - Tprop. Используется для компенсации физического

времени запаздывания сигнала в пределах сети. Длительность сегмента рассчитывается с

учетом времени прохождения сигнала от передатчика к приемнику и обратно, входной

задержки компаратора и задержки выхода драйвера и может составлять от 1 до 8 квантов

времени.

Рисунок 18.14 - Структура одного бита

Сегменты буфера фазы 1 и буфера фазы 2 - Tb1 и Tb2, расположенные до и после

точки выборки, используются для компенсации смещения фазы тактовых частот

источника и приемника, обнаруживаемой после появления сегмента синхронизации, а

также для оптимального расположения точки выборки полученного бита.

Точка выборки - момент, когда читается состояние шины для определения

принятого бита. Как правило, длительность временного интервала от начала бита до точки

выборки составляет (60 - 70) % времени бита, в зависимости от системных параметров.

Сегмент распространения и сегмент буфера фазы 1 вместе составляют сегмент

параметра

1 (Tseg1), который определяется битовым полем TSEG1 регистра

синхронизации битов NBTR (может быть записан, только если установлен бит CCE

регистра NCR). Согласно стандарту ISO, минимальная длительность сегмента параметра 1

должна составлять три кванта времени.

Сегмент параметра 2 (Tseg2) определяется битовым полем TSEG2 регистра NBTR и

охватывает сегмент буфера фазы 2. Минимальная длительность сегмента параметра 2

составляет два кванта времени.

Согласно стандарту ISO, минимальная длительность одного бита, получающаяся

сложением сегментов Tsync, Tseg1 и Tseg2 не должна быть менее 8 квантов времени.

Максимальная длительность бита - 25 квантов времени.

143

Узел находится в состоянии активной ошибки, если значение каждого из счетчиков

ошибок меньше 128. Узел в состоянии активной ошибки присоединен к шине и посылает

флаг активной ошибки при обнаружении ошибок.

Узел находится в состоянии пассивной ошибки, если значение хотя бы одного из

счетчиков ошибок больше или равно 128. Узел подключен к шине, но при обнаружении

ошибок посылает флаг пассивной ошибки. После передачи узел в состоянии пассивной

ошибки будет ждать инициализации дальнейшей передачи.

Узел находится в состоянии отключения от шины, если значение счетчика ошибок

TEC больше или равно 256. О том, что CAN узел находится в состоянии отключения от

шины, сигнализирует флаг BOFF регистра NSR. Узел в состоянии отключения от шины не

может работать с шиной (выходные передатчики отключены).

Флаг EWRN регистра NSR устанавливается, когда хотя бы один из счетчиков достиг

или превысил лимит ошибок, определенный в битовом поле EWRNLVL регистра NECNT.

Как только значения обоих счетчиков перестанут превышать лимит ошибок, флаг EWRN

сбросится.

Счетчик сообщений

Счетчик сообщений может использоваться для получения информации о завершении

передачи/приема сообщения соответствующего узла CAN. Подсчет сообщений

осуществляется 16 разрядным счетчиком, который управляется регистром NFCR. Битовые

поля CFMOD и CFSEL определяют режим работы и событие для инкрементирования

счетчика.

Каждый узел CAN имеет в своем составе

16-разрядный счетчик

сообщений/синхросчетчик, который подсчитывает количество принятых и переданных

сообщений. Битовое поле CFSEL определяет один из трех режимов работы счетчика.

В режиме подсчета сообщений после успешной передачи и/или приема сообщения,

содержимое счетчика копируется в битовое поле CFCVAL регистра MOIPR объекта

сообщения n, участвующего в пересылке данных. После чего счетчик сообщений

инкрементируется.

Прерывания узла CAN

Коммутация линий запросов прерываний показана на рисунке 18.15.

Рисунок 18.15 - Прерывания CAN узла

146

Рисунок 18.16 - Структура памяти регистров

Объекты сообщений контроллера CAN могут быть организованы в восемь списков

(см. рисунок 18.17).

Рисунок 18.17 - Списки контроллера CAN

Каждый объект сообщения может быть добавлен в один из списков. Каждый узел

CAN имеет свой список и соответствующий регистр списка. Регистр LIST1 отражает

состояние списка №1 узла CAN0, регистр LIST2 - списка №2 узла CAN1.

Примечание - Узел может оперировать только с теми объектами сообщений,

которые занесены в принадлежащий ему список.

Положение объекта сообщения n в списке определяется посредством регистра

MOSTAT, который содержит указатели на предшествующий ему и следующий за ним

элементы списка (объекты). Нераспределенные между узлами CAN объекты сообщений

по умолчанию организуются в отдельный список №0, состояние которого отражается в

регистре LIST0. Остальные пять списков с номерами от 3 до 7 являются свободными (не

принадлежат ни одному узлу) и имеют соответствующие регистры LIST3 - LIST7.

148

Примечание - Объекты сообщений, распределенные в списки с 3 по 7, не могут

быть использованы узлами CAN.

Механизмы FIFO и шлюза (см. далее) оперируют с объектами сообщений

независимо от их распределения по спискам, что дает возможность работы со всеми

восемью списками. Следовательно, при использовании механизмов FIFO и шлюза следует

внимательно следить за содержимым списков.

На рисунке 18.18 представлен вариант, когда объекты сообщений с номерами 3, 5 и

16 занесены в список № 2, принадлежащий узлу CAN1. Состояние списка отражено в

регистре LIST2.

Рисунок 18.18 - Пример списка объектов сообщений

Значение поля BEGIN регистра LIST2 указывает на первый элемент списка (объект

сообщения 5). Значение поля END указывает на последний элемент списка (объект

сообщения 3). Количество элементов списка (количество объектов сообщений в списке)

отражается в поле SIZE (значение SIZE всегда на единицу меньше количества элементов

списка). Бит EMPTY является индикатором заполнения списка. Если список пуст, бит

EMPTY установлен, в противном случае бит сброшен.

Каждый объект сообщения содержит номер списка (поле LIST), к которому он

относится, а также указатели PNEXT и PPREV на следующий по списку объект

сообщения и предшествующий, соответственно. Поле PPREV первого по списку объекта

сообщения должно указывать на этот же объект. Поле PNEXT последнего по списку

объекта сообщения должно указывать на этот же объект.

На рисунке 18.18 указатель PPREV пятого объекта сообщения (первого в списке)

имеет значение 5h, а указатель PNEXT третьего объекта сообщения (последнего в списке)

имеет значение 3h. Значение поля LIST всех трех объектов сообщений равно 2h.

Объект сообщения, у которого LIST = 0h относится к нулевому списку

нераспределенных объектов. После сброса все объекты сообщений считаются

нераспределенными. По умолчанию, порядок элементов списка № 0 следующий: объект

сообщения (n - 1) является предыдущим объекта сообщения n, а объект сообщения (n + 1)

- следующим.

Для просмотра структуры списка объектов сообщений узла достаточно обратиться к

соответствующим регистрам LIST1/LIST2 и MOSTAT.

Структура списка управляется и изменяется посредством контроллера списка,

который, в свою очередь, управляется панелью команд, основное назначение которой -

упрощение внесения изменений в структуру списка, отслеживание этих изменений и

проверка их корректности с помощью регистра PANCTR.

149

Примечание - Если требуется перераспределить объекты сообщений в списки

повторно, необходимо приостановить работу узлов CAN (установить бит INIT регистра

NCR), а после занесения объектов в списки возобновить ее (сбросить бит INIT).

18.5 Прием и передача сообщений

Прием сообщения

После завершения приема сообщение сохраняется в объекте сообщения в

соответствии с установленным алгоритмом (см. рисунок 18.19).

Рисунок 18.19 - Алгоритмы приема и передачи сообщения

151

18.6 Фильтрация сообщений

Фильтрация при получении сообщений

При получении узлом CAN сообщения определяется объект сообщения, в котором

будут сохранены получаемые данные в случае успешного приема.

Объект сообщения считается корректным для приема, если одновременно

соблюдаются условия:

- объект сообщения распределен в список объектов сообщений узла, который

принимает сообщение;

- бит MSGVAL установлен;

- бит RXEN установлен;

- бит DIR равен биту RTR принимаемого сообщения. Если бит DIR установлен,

объект сообщения (объект передачи) может принять только сообщение удаленного

запроса. Если бит DIR сброшен (объект приема), объект сообщения может принять только

сообщение данных;

- если бит MIDE установлен, то бит IDE получаемого сообщения оказывает

следующее влияние:

- если бит IDE (регистр MOAR) установлен, то бит IDE принимаемого

сообщения должен быть равен единице (расширенный идентификатор);

- если бит IDE сброшен, бит IDE принимаемого сообщения должен быть равен

нулю (стандартный идентификатор);

- если бит MIDE сброшен, значение бита IDE принимаемого сообщения не

важно, т. е. допускаются сообщения, как со стандартным, так и с расширенным

идентификатором;

- идентификатор полученного сообщения полностью (побитно) совпадает с

идентификатором, хранящимся в регистре MOARn объекта сообщения, за исключением

битов, закрытых маской регистра MOAMRn, значение которых не важно. На рисунке

18.20 показан пример проверки идентификатора.

Рисунок 18.20 - Проверка идентификатора полученного сообщения

Среди всех объектов сообщений, которые отвечают указанным выше критериям, для

сохранения полученного сообщения выбирается объект с наивысшим приоритетом. Для

задания приоритета используется поле PRI в регистре MOAR. Объект сообщения, у

которого значение поля PRI меньше, имеет больший приоритет. При равенстве значений

поля PRI приоритетным считается объект сообщения, который предшествует следующему

в списке.

154

Фильтрация при передаче сообщений

Когда требуется передача содержимого какого-либо объекта сообщения, в

соответствующих управляющих регистрах выставляются флаги, указывающие на

необходимость передачи. Объект сообщения считается корректным для передачи, если

одновременно соблюдаются условия:

- объект сообщения распределен в список объектов сообщений узда CAN;

- флаг MSGVAL установлен;

- флаг TXRQ установлен;

- флаги TXEN0 и TXEN1 установлены.

Может возникнуть ситуация, когда передачи требуют одновременно несколько

объектов сообщений. Среди всех объектов, которые отвечают указанным выше

критериям, для передачи выбирается объект с наивысшим приоритетом.

Объект сообщения, у которого значение поля PRI меньше, имеет больший

приоритет. При равенстве значений поля PRI разных объектов приоритет определяется

следующим образом:

- при PRI = 10b - согласно правилам арбитража передачи сообщения;

- при PRI = 01b/11b приоритет имеет объект сообщения, который предшествует

следующему в списке.

Объект сообщения, являющийся корректным для передачи и имеющий приоритет,

будет осуществлять передачу первым. Остальные объекты сообщений будут переданы по

очереди, согласно их приоритетам.

Объект сообщения определяется как стандартный объект сообщения, если в регистре

MOFCR значение битового поля MMC равно нулю. Стандартный объект сообщения

может принимать и передавать сообщения, согласно правилам, описанным выше.

На рисунке 18.21 показано формирование запроса на передачу объекта сообщения.

Рисунок 18.21 - Формирование запроса на передачу объекта сообщения

18.7 Удаленные запросы

После получения узлом CAN сообщения удаленного запроса и сохранения его в

объекте сообщения, выставляется бит запроса передачи для ответа на удаленный запрос

(отправка сообщения данных) или для автоматического повторения запроса.

В зависимости от состояния бита FRREN объекта сообщения, который принял

сообщение удаленного запроса, возможны два варианта действий:

- если бит FRREN сброшен, то устанавливается флаг TXRQ этого объекта;

- если бит FRREN установлен, то устанавливается флаг TXRQ того объекта, на

который указывает поле CUR объекта, принявшего удаленный запрос. При этом поле

CUR не меняет своего значения.

155

CUR объекта, принявшего удаленный запрос. После этого бит MSGVAL объекта

принявшего сообщение удаленного запроса сбросится.

Примечание - Объект, принявший сообщение удаленного запроса, не может быть

источником данных, передаваемых в ответ на запрос. Это означает, что в данном режиме

бит FRREN объекта, принявшего удаленный запрос, обязательно должен быть установлен.

Режим однократной пересылки данных

Выбирается установкой бита STT.

Бит TXRQ сбрасывается, когда содержимое объекта сообщения копируется в

передающий буфер узла CAN. Таким образом, в дальнейшем, при неудачной (вследствие

ошибок) пересылке сообщения по CAN-шине, повторной передачи не будет.

18.9 FIFO структура объектов сообщений

Регистр MOFGPRn объекта сообщения n содержит установки указателей на объекты

сообщений, которые используются при операциях FIFO и шлюзовых операциях.

В случае сильной загрузки ЦП обработка серии сообщений может быть затруднена -

например, вследствие получения и/или передачи большого числа сообщений за малые

промежутки времени. Для таких случаев предусмотрена система буферов быстрого ввода-

вывода, так называемая FIFO структура, которая может функционировать автоматически

и позволяет избежать потери принимаемых сообщений, минимизировать время

подготовки сообщений к отправке, а также генерировать прерывания по окончании

операций.

Допускается организация нескольких параллельных FIFO структур. Число структур

и их составляющих зависит только от количества доступных объектов сообщений. FIFO

структура может быть создана, изменена и удалена в любой момент времени, даже во

время операций контроллера CAN.

На рисунке 18.22 представлена основная FIFO структура. Она состоит из одного

базового объекта и n-ого числа вспомогательных объектов.

Рисунок 18.22 - FIFO структура с базовым объектом и

n вспомогательными объектами

157

выбирается указателем CUR объекта-источника. Для формирования шлюза достаточно,

чтобы объект-приемник был корректным (установлен бит MSGVAL). Остальные

параметры не влияют на возможность осуществления передачи между объектами от

источника к приемнику.

Рисунок 18.23 - Передача через шлюз от источника к приемнику

Шлюзовый объект-источник (см. рисунок 18.23) функционирует как обычный

объект сообщения с тем отличием, что возможны дополнительные действия контроллера

CAN при приеме и сохранении сообщения в объекте-приемнике:

1 Если установлен флаг DLCC регистра MOFCRn объекта-источника, код длины

данных DLC копируется из шлюзового объекта-источника в шлюзовый объект-приемник.

2 Если установлен флаг IDC объекта-источника, идентификатор ID и расширение

IDE копируются из шлюзового объекта-источника в шлюзовый объект-приемник.

3 Если установлен флаг DATC объекта-источника, байты данных, хранящиеся в двух

регистрах MODATAL и MODATAH объекта-источника, копируются из шлюзового

объекта-источника в шлюзовый объект-приемник. Копируются все 8 байт данных, вне

зависимости от значения поля DLC.

4 Если установлен флаг GDFS объекта-источника, то устанавливается бит запроса

передачи TXRQ объекта-приемника.

5 Устанавливаются флаги RXPND и NEWDAT регистра MOSTAT объекта-

приемника.

6 Если установлен флаг RXIE регистра MOSTAT объекта-приемника, то

генерируется запрос на прерывание.

7 Указатель CUR объекта-источника переводится на следующий объект-приемник

по правилам FIFO структуры. Сформировать шлюз между объектом-источником и одним

объектом-приемником (значение указателя CUR будет оставаться неизменным) возможно

программированием:

TOP = BOT = CUR = номер объекта-приемника.

161

18.11 Прерывания объектов сообщений

После сохранения принятого сообщения в объект сообщения или успешной

передачи формируется соответствующее прерывание. Каждый объект сообщения может

формировать прерывания. Каждое прерывание направляется на одну из 16 выходных

линий прерываний. Прерывания приема (после сохранения сообщения) также

формируются после операций FIFO и шлюзовых операций. Флаги TXPND и RXPND

всегда устанавливаются после успешной операции передачи/приема, независимо от

состояния соответствующих флагов разрешения прерываний.

Объект сообщения может формировать FIFO прерывания. Если флаг OVIE регистра

MOFCR установлен, то формирование FIFO прерывания будет зависеть от типа объекта

сообщений (см. рисунок 18.24):

- если объект сообщения является принимающим базовым объектом, то выходная

линия прерываний для этого объекта определяется битовым полем TXINP регистра

MOIPR;

- если объект сообщения является передающим базовым объектом, то выходная

линия прерываний определяется битовым полем RXINP.

Рисунок 18.24 - Распределение прерываний

Ждущие сообщения

Когда генерируется запрос на прерывание (после приема/передачи сообщения), в

одном из восьми регистров ждущих прерываний MSPNDx (x от 0 до 7) выставляется флаг

ждущего сообщения. Восемь регистров образуют область из 32 × 8 битов - по два бита

(один бит для операций приема и один бит для операций передачи) для каждого из

объектов сообщений. Позиция флага ждущего сообщения определяется

демультиплексорами DMUX, см. рисунки 18.25 и 18.26.

В зависимости от значения поля MPSEL регистра MCR, реализуется один из двух

режимов выбора и установки флагов, ждущих сообщения:

- режим 1 в случае MPSEL = 0h;

- режим 2 в случае MPSEL = Fh.

Если нет необходимости в определении источника прерывания (прием или передача

сообщения), то можно использовать любой из двух режимов, в противном случае, следует

использовать второй режим.

В первом режиме установка флага ждущего сообщения происходит следующим

образом:

- 7, 6 и 5 биты поля MPN выбирают регистр MSPNDx, в котором будет установлен

флаг 7ждущего сообщения;

163

- пять младших бит поля MPN (на рисунке 18.25 выделены серым цветом) выбирают

позицию флага (от 0 до 31), который будет установлен в выбранном регистре MSPNDx.

Рисунок 18.25 - Режим выбора и установки флагов при MPSEL = 0h

Рисунок 18.26 - Режим выбора и установки флагов при MPSEL = Fh

Во втором режиме при определении позиции флага ждущего сообщения

принимаются в расчет значения поля MPN, полей RXINP (для приема) и TXINP (для

передачи). При этом для флагов могут использоваться любые биты выбранного регистра

MSPNDx. Установка флага ждущего сообщения происходит следующим образом:

- 3, 2 и 1 биты поля TXINP/RXINP выбирают регистр MSPNDx, в котором будет

установлен флаг по окончании передачи/приема сообщения;

- четыре младших бита поля MPN (на рисунке 18.26 выделены серым цветом)

совместно с нулевыми битами полей TXINP и RXINP выбирают позицию флага

(от 0 до 31). Фактически нулевой бит поля TXINP/RXINP выбирает старшее или младшее

164

19 Блок АЦП

Блок АЦП объединяет один модуль АЦП последовательного приближения

(архитектура SAR), схему управления, буферы результатов измерений и схему управления

прерываниями. Структурная схема блока АЦП показана на рисунке 19.1.

Рисунок 19.1 - Структурная схема блока АЦП

В блок АЦП входят:

- четырехканальный модуль АЦП разрядностью 12 бит и скоростью измерения по

одному каналу до 2М измерений в секунду при рабочей частоте до 32 МГц;

- 2 секвенсора, каждый из которых позволяет независимо произвести запуск

измерений по необходимым каналам АЦП и сгенерировать прерывание;

- 4 независимых цифровых компаратора, отслеживающих и сравнивающих

измерения с пороговыми значениями для формирования прерываний и сигналов

управления другими блоками микроконтроллера;

- 2 буферов результатов измерений (каждый организован по типу FIFO);

- блок управления прерываниями.

Блок АЦП имеет 4 входных канала. Диапазон измерений ограничен AVDD.

Настройка тактирования и сброса блока АЦП и его модулей осуществляется

посредством регистра ADCCFG блока управления тактовыми сигналами (RCU). Вся

внутренняя логика блока АЦП тактируется частотой ACLK, но запись/чтение контрольно-

статусных регистров осуществляется на частоте HCLK.

Для правильной работы блока, необходимо обеспечить тактирование модулей АЦП

частотой ACLK от 300 кГц до 32 МГц, которую можно получить, выбрав источник

тактового сигнала полем CLKSEL, а также, при необходимости, включив и настроив

делитель полями DIVEN и DIVN (поля регистра ADCCFG блока RCU). Частота ACLK не

должна быть больше частоты системного тактового сигнала SYSCLK (на тактовый вход

HCLK блока АЦП подается системный тактовый сигнал).

166

19.1 Секвенсор

Секвенсор представляет собой управляющий блок, позволяющий разгрузить

процессор от управления модулями АЦП. Секвенсор управляет запуском модулей АЦП,

обработкой полученных результатов измерений и генерацией прерываний. В состав блока

АЦП входят s секвенсоров (s=0,1). Структурная схема секвенсора представлена на

рисунке 19.2.

Рисунок 19.2 - Структурная схема секвенсора

Одиночные запуски по событиям

Разрешение работы секвенсора осуществляется установкой соответствующего бита в

регистре SEQEN.

Каждый секвенсор может совершать независимые однократные запуски по одному

из событий, которое выбирается полем EMs регистра EMUX:

- установка бита GSYNC регистра SEQSYNC (запустятся только секвенсоры, для

которых установлены биты SYNCs того же регистра);

- сигналы от таймеров;

- сигналы от блоков ШИМ;

167

- сигнал прерывания GPIO.

Когда секвенсор s запускается по одному из сигналов событий, выставляется

соответствующий флаг SEQBUSYs в регистре BSTAT. Также в это же время все

настройки секвенсора сохраняются в теневых регистрах и секвенсор начинает работу

согласно полученным настройкам. Изменять настройки секвенсора во время его работы

можно, но вступят в силу они лишь при следующем запуске. Флаг занятости держится

установленным до тех пор, пока задача, инициированная событием, не будет полностью

выполнена секвенсором (будет осуществлена запись последнего результата в FIFO).

События запуска не кэшируются - если секвенсор был занят выполнением текущей

задачи (установлен SEQBUSYs), когда пришло очередное событие запуска, то оно будет

проигнорировано. Необходимо учитывать это при настройке запуска по событиям от

сторонних периферийных модулей так, чтобы время между возникновением событий

было не меньше времени измерений. Диаграмма работы секвенсора при одиночных

запусках по событиям показаны на рисунке 19.3.

Рисунок 19.3 - Одиночные запуски секвенсора по событиям

Одиночные запуски по событиям с немедленными перезапусками

Здесь и далее, под перезапусками понимается внутренний механизм работы

секвенсора, а под запусками - приход внешнего события, которое переводит секвенсор из

ожидающего состояния в активное.

Секвенсор имеет возможность осуществлять как отложенные, так и немедленные

автоматические перезапуски серий измерений, после прихода первого «инициирующего»

события запуска от периферии. Перезапуск может выполняться до 255 раз (поле RCNT

регистра SCCTL). Текущее состояние счетчика перезапусков можно узнать, прочитав поле

RCNT регистра SCVAL. Диаграмма работы секвенсора при разрешенных немедленных

перезапусках показана на рисунке 19.4.

Рисунок 19.4. - Одиночные запуски по событиям с немедленными перезапусками при

RCNT=2 (регистр SCCTL)

Одиночные запуски по событиям с отложенными перезапусками

Отложенные перезапуски осуществляются спустя некоторое время от запуска,

задаваемое регистром SRTMR. Задержка задается в тактах ACLK и ведет счет независимо

от текущего состояния секвенсора, поэтому, при её выборе необходимо учитывать, что

168

текущие измерения должны завершиться до прихода сигнала перезапуска, иначе он будет

пропущен.

В режиме одиночных запусков по событиям счетчик задержки перезапуска не будет

считать, если поле RCNT регистра SCCTL равно нулю.

Как говорилось ранее, все настройки секвенсора сохраняются в теневых регистрах

при его переходе в режим занятости и их изменение никак не повлияет на текущую

работу. Однако, существует возможность обновить задержку перезапуска еще во время

работы секвенсора. Для этого надо записать новое значение задержки в регистр SRTMR с

одновременно установленным последним битом NOWAIT. В этом случае, новая величина

задержки вступит в силу после ближайшего события отложенного перезапуска.

Диаграмма работы секвенсора при активных отложенных перезапусках показана на

рисунке 19.5.

Рисунок 19.5. - Одиночные запуски по событиям с отложенными перезапусками через

время SRTMR при RCNT=2 (регистр SCCTL)

Одиночные запуски с усреднением по перезапускам

Существует режим усреднения результатов по перезапускам, который включается

установкой бита RAVGEN в регистре SCCTL. Главным условием работы этого режима

является то, что поле RCNT регистра SCCTL должно содержать любое значение,

соответствующее

2^p - 1, где p=1..8. Значение

2^p и является количеством серий

измерений, которые будут усреднены (запуск и все перезапуски).

Работа этого режима заключается в том, что пока идут перезапуски, результаты

попадут в буфер не сразу, а будут накапливаться во внутренних регистрах (каждому

запросу на измерение соответствует такой регистр). Лишь во время последнего

перезапуска, будут получены усреднённые значения по каждому из измерений, которые и

будут помещаться в FIFO в порядке очереди.

Работа режима усреднения при немедленных перезапусках продемонстрирована на

рисунке 19.6. При отложенных перезапусках данный вид усреднения работает аналогично,

позволяя распределить равномерно измерения на длительном промежутке времени и

получить среднее значение сигнала в конце него.

169

Рисунок 19.6. - Одиночные запуски по событиям усреднением по перезапускам при

RCNT=3, RAVGEN=1 (регистр SCCTL)

Например, если измерения проводились по всем 4-ём каналам, то при RAVGEN=0,

на момент снятия флага SEQBUSYs то в в FIFO было бы 16 результатов, но если

усреднение по перезапускам было бы активно, то в FIFO находилось бы 4 усредненных

результата по каждому из каналов.

Циклический запуск

Секвенсор может быть запрограммирован на циклический запуск

- он будет

запускаться снова каждый раз при завершении предыдущего запуска (имитация постоянно

активного внешнего события). Чтобы начать работу в циклическом режиме, необходимо,

после соответствующей конфигурации регистра EMUX, установить бит GSYNC регистра

SEQSYNC. Чтобы завершить работу в циклическом режиме, необходимо выбрать в поле

EMs регистра EMUX любое событие однократного запуска. Флаг занятости секвенсора

SEQBUSYs в регистре BSTAT будет установлен сразу же по входу в циклический режим

и будет сброшен только лишь по выходу из него. Диаграмма работы секвенсора при

циклическом запуске показана на рисунке 19.7.

Рисунок 19.7 - Циклический запуск секвенсора

Циклический отложенный запуск

В отличие от режима одиночных запусков, циклический режим позволяет

активировать счетчик задержки SRTMR, даже если поле RCNT регистра SCCTL равно

нулю. В этом случае измерения будут запускаться не непрерывно, а с некоторой паузой

(определяемой SRTMR). Диаграмма работы секвенсора при циклическом запуске

показана на рисунке 19.8.

170

Рисунок 19.8 - Циклический отложенный запуск секвенсора через время SRTMR

Циклический запуск с усреднением по перезапускам

Если в циклическом режиме установить поле RCNT регистра SCCTL значением

отличным от нуля, то секвенсор между запусками начнет делать нужное количество

перезапусков. Но механика такого режима внешне никак не будет отличаться от обычной

циклической работы, поэтому данный режим имеет смысл лишь в том случае, когда

необходимо скомбинировать циклический режим с усреднением по перезапускам (как

немедленным, так и отложенным).

Диаграмма работы секвенсора в циклическом режиме запуска с усреднением по

отложенным перезапускам показана на рисунке 19.9.

Рисунок 19.9 - Циклический запуск секвенсора с отложенными перезапусками через время

SRTMR при RCNT=1, RAVGEN=1 (регистр SCCTL)

Генерация запросов на измерение

После запуска по событию или очередного перезапуска секвенсор начинает

формировать запросы на измерения по каналам в порядке очереди, заданной регистром

SRQSEL. Конец очереди или её «глубина» задается полем RQMAX регистра SRQCTL.

Определить состояние очереди можно с помощью регистра SRQSTAT - в поле RQPTR

находится номер текущего запроса по порядку, а установленный флаг занятости RQBUSY

171

говорит о том что запрос выставлен и в состоянии обработки.

Иллюстрация к механизму генерации запросов на измерение представлена на

рисунке 19.10.

Рисунок 19.10 - Генерация секвенсором запросов на измерение

1 Как только секвенсор получает сигнал запуска, он выставляет первый запрос из

очереди и ожидает его принятия модулем АЦП.

2 Когда запрос будет принят, АЦП проведет измерение. По окончанию измерения,

результат выполнения запроса будет передан секвенсору.

3 Секвенсор сохраняет результат в FIFO, и продолжает выставлять запросы до

окончания их очереди.

4 Если секвенсор настроен на проведение перезапусков (отложенных или

немедленных), то по окончании очереди секвенсор перезапускается и снова выставляет

первый в очереди запрос.

5 Лишь когда завершен последний перезапуск, то работа секвенсора, начатая по

первичному событию запуска (пункт 1), считается завершенной.

6 Секвенсор переходит в состояние ожидания следующего сигнала запуска.

Результат каждого запроса сохраняется в кольцевом буфере результатов секвенсора

(SFIFO). Буферы всех секвенсоров имеют емкость в

32

12-битных слова. Текущее

количество слов в буфере можно узнать, прочитав регистр SFLOAD.

Контроль состояния буфера осуществляется посредством флагов регистра FSTAT.

Установленный флаг OVs, указывает на то что в FIFO не осталось свободных ячеек.

Любая запись в буфер в таком случае будет игнорироваться до появления хотя бы одной

свободной ячейки. Сброшенный флаг UNs свидетельствует о наличии в FIFO как

минимум одного результата измерений. Соответственно, флаг UNs установится, когда

FIFO будет полностью пуст, при этом результатом чтения пустого FIFO будут нули.

Сброс флагов осуществляется путем записи в них единицы.

Усреднение сканированием очереди

Наряду с усреднением по перезапускам секвенсор имеет дополнительный механизм

усреднения - усреднение сканированием (опросом) очереди измерений. Оба механизма

могут работать как вместе, так и по отдельности.

Включается усреднение сканированием путем установки бита QAVGEN в регистре

SRQCTL. Перед включением режима необходимо задать количество усредняемых

опросов в поле QAVGVAL того же регистра - оно считается как 2^QAVGVAL .

172

Работа режима заключается в том, что очередь запросов выполняется не один раз

(рисунок 19.10) с сохранением результатов в буфер после каждого запроса, а 2^QAVGVAL раз

с сохранением результатов лишь на последней итерации сканирования после усреднения

всех полученных измерений. Результаты измерений накапливаются и усредняются

индивидуально для каждого запроса (аналогично усреднению по перезапускам).

Диаграмма работы усреднения сканированием показана на рисунке 19.11.

Рисунок 19.11 - Режим усреднения сканированием

Усреднение сканированием позволяет с относительно малой фазовой задержкой

измерить уровень сигнала по нескольким каналам в пределах одной временной точки, а

усреднение по перезапускам дает возможность усреднить значения, полученных таким

образом точек, на достаточно большом интервале времени. В совокупности, оба

механизма предлагают довольно гибкий инструментарий для автоматизации и усреднения

измерений.

Генерация прерываний

Секвенсор может генерировать прерывания с заданной периодичностью. По

завершении каждой записи в FIFO инкрементируется счетчик измерений. Как только было

зафиксировано ICNT+1 записей (поле регистра SCCTL), генерируется прерывание. Стоит

отметить, что даже если FIFO заполнено полностью (установлен OVs в регистре FSTAT),

а измерения продолжают проводиться - счетчик измерений все равно будет считать

последующие попытки записи секвенсора в FIFO (хотя они будут и игнорироваться самим

FIFO). Текущее состояние счетчика можно узнать, прочитав поле ICNT регистра SCVAL.

Сброс счетчика запросов происходит в следующих случаях:

- зафиксировано ICNT+1 записей;

- при запуске секвенсора по событию, если сброшен бит ICNTs в регистре CICNT;

- бит разрешения работы секвенсора ENs регистра SEQEN сброшен;

- программно - при каждой записи единицы в поле ICLR регистра SCVAL.

Для каждого секвенсора выделена линия прерываний - ADC_SEQ0 и ADC_SEQ1

соответственно.

173

Использование прямого доступа к памяти

Для разрешения использования DMA секвенсором, необходимо установить бит

DMAEN в регистре SDMACTL. Поле WMARK того же регистра задает уровень

заполнения буфера секвенсора, по достижении которого будет запущен DMA. Перенос

данных будет выполняться пока не будет передано число результатов измерений,

соответствующее состоянию поля WMARK.

Если очередной запрос на запуск DMA пришел раньше, чем закончился предыдущий

цикл DMA от того же секвенсора, то будет выставлен флаг ошибки DOVs в регистре

FSTAT.

19.2 Модуль АЦП

Структурная схема четырехканального модуля АЦП показана на рисунке 19.12.

Рисунок 19.12 - Модуль АЦП

Разрешение работы модуля АЦП осуществляется установкой бита ADCEN в

регистре ACTL. При каждом переключении ADCEN в единицу запускается процедура

инициализации АЦП, которая завершается установкой бита ADCRDY регистра ACTL.

АЦП готов к работе когда ADCRDY=1. Для правильной работы блока, необходимо

обеспечить тактирование модулей АЦП частотой ACLK от 300 кГц до 32 МГц. Время

преобразования одного канала равняется 14 тактам частоты ACLK.

Правила арбитража

Когда АЦП начинает выполнять измерения по запросам он устанавливает флаг

ADCBUSY в регистре BSTAT. Флаг занятости будет сброшен лишь при полном

отсутствии запросов - при последовательном выполнении запросов флаг не сбрасывается.

Во время установки флага все настройки каналов АЦП сохраняются в теневых регистрах.

Изменять их настройки во время работы можно, но вступят в силу они лишь при

следующей установке флага ADCBUSY после сброса.

174

Секвенсоры могут выставлять запросы как одновременно, так и независимо друг от

друга по разным событиям запуска. Для определения порядка выполнения запросов

модулем АЦП реализована схема арбитража, со следующими правилами работы:

1 Если модуль АЦП был в режиме ожидания (включен и измерения не проводятся),

то при поступлении запроса незамедлительно начинается его обслуживание.

2 Секвенсоры выставляют «ждущие» запросы - запрос будет активен до тех пор,

пока модуль АЦП не начнет его обработку. Как только его обслуживание началось, запрос

сбрасывается.

3 Как только текущий запрос секвенсора был сброшен, он сразу выставляет

следующий запрос (если таковой имеется в наличии), чтобы успеть принять участие в

ближайшей процедуре арбитража и чтобы АЦП не тратил такты на переход из активного

режима в режим ожидания и обратно.

4 Секвенсор, во время работы, может не выставить следующий запрос после сброса

текущего, но лишь в случае ожидания отложенного события перезапуска. Во всех

остальных режимах запросы выставляются неразрывно друг за другом.

5 Если несколько секвенсоров выставили одинаковые запросы, то обслуживаться

они будут параллельно. Результат запроса попадет в буфера всех соответствующих

секвенсоров.

6 Арбитраж происходит перед началом обработки первого запроса (если АЦП был

в ожидании) и в конце каждого обрабатываемого в текущий момент.

7 Если несколько секвенсоров одновременно выставят запросы, то запросы по

каналам с меньшим номером имеют приоритет выше, чем каналы с большим.

8 Каналы с установленным битом PRIORITY в регистрах CHCTLn (где n - номер

канала, 0..3) имеют более высокий приоритет, чем те, у которых бит сброшен.

9 Если одновременно будут выставлены запросы по каналам с установленным

PRIORITY, то запросы по каналам с меньшим номером имеют приоритет выше, чем

каналы с большим.

10 Необходимо с осторожностью производить частый опрос более

высокоприоритетных каналов - это может значительно затруднить опрос остальных

каналов.

Иллюстрация работы схемы арбитража запросов приведена на рисунке 19.13.

Рисунок 19.13 - Пример арбитража запросов, серым выделены запросы по каналам с

установленным битом PRIORITY

Коррекция результатов измерений

Результат преобразования передается на схему коррекции, которая нивелирует

ошибку усиления и смещения нуля, и работа которой описывается формулой:

∗ (4096 + GAINTRIM)

DR

DC =

+ OFFTRIM,

4096

где D_R - «сырые» данные, полученные непосредственно с АЦП;

175

DC - скорректированные данные, выдаваемые секвенсору;

GAINTRIM - коэффициент корректировки усиления, имеет диапазон -256…255;

OFFTRIM - коэффициент корректировки смещения нуля, имеет диапазон -256…255.

Значения GAINTRIM и OFFTRIM заносятся в одноименные поля регистров CHCTLn

(где n - номер канала 0..3) в дополнительном коде. По умолчанию, результат измерения

проходит через схему коррекции не изменяясь, т.к. коэффициенты равны нулю.

Реализована математика «насыщения» - когда значение OFFTRIM отрицательное и

больше дроби, то результат будет равен нулю, если сумма OFFTRIM и дроби больше

4095, то результата равен 4095.

19.3 Цифровой компаратор

В состав блока АЦП входят d компараторов (d=0…3). Структурная схема

компаратора показана на рисунке 19.14.

Рисунок 19.14 - Структурная схема компаратора

Все компараторы блока АЦП независимы. Каждый компаратор может обрабатывать

результат измерения любого канала.

По умолчанию, когда модуль АЦП завершает обработку запроса по каналу, он

выставляет результат, который захватывает как секвенсор, так и разрешенный (любым из

секвенсоров) и настроенный на этот канал компаратор.

Возможен и другой режим работы, когда на компаратор будет подаваться результат,

который секвенсор записывает в FIFO, но только в том случае, если канал,

соответствующий сохраняемому результату, также совпадает с каналом на который

176

Рисунок 19.15 - Функционирование триггера при CTC = 00b

Сравнение по условию «CMPL ≤ Измерение ≤ CMPH» (CTC = 01b)

- В однократном режиме выходной триггер переключится в единицу только в случае,

если результат сравнения окажется положительным при том, что результат предыдущего

сравнения был отрицательным. В остальных случаях состояние триггера - ноль.

- В многократном режиме выходной триггер будет переключаться в единицу каждый

раз, когда результат сравнения будет положительным.

- Однократный и многократный режимы с гистерезисом не поддерживаются.

Пример функционирования триггера показан на рисунке 19.16.

Рисунок 19.16 - Функционирование триггера при CTC = 01b

Сравнение по условию «CMPH ≤ Измерение » (CTC = 10b)

- В однократном режиме выходной триггер переключится в единицу только в случае,

если результат сравнения окажется положительным при том, что результат предыдущего

сравнения был отрицательным. В остальных случаях состояние триггера - ноль.

- В многократном режиме выходной триггер будет переключаться в единицу каждый

раз, когда результат сравнения будет положительным.

- В однократном режиме с гистерезисом выходной триггер переключится в единицу

только в случае, если после прекращения выполнения условия «Измерение ≤ CMPL»,

результат сравнения окажется положительным при том, что результат предыдущего

178

сравнения был отрицательным. В остальных случаях состояние триггера - ноль.

- В многократном режиме с гистерезисом (CTM

=

10b) выходной триггер

переключится в единицу в случае, если после прекращения выполнения условия

«Измерение ≤ CMPL», результат сравнения окажется положительным при том, что

результат предыдущего сравнения был отрицательным, и далее триггер будет оставаться в

состоянии единицы до тех пор, пока снова не выполнится условие «Измерение ≤ CMPL».

Пример функционирования триггера показан на рисунке 19.17.

Рисунок 19.17 - Функционирование триггера при CTC = 10b

Переключение выходного триггера в единицу устанавливает соответствующий флаг

TOSd в регистре DCTRIG и генерирует управляющий сигнал для пороговых

выключателей блоков ШИМ. Вне зависимости от состояния флагов TOSd по каждому

событию сравнения устанавливается соответствующий флаг DCEVd того же регистра.

Флаги события сравнения сбрасываются записью единицы. Сброс самого триггера и его

статусного флага выполняется также записью единицы в соответствующий бит TOSd

регистра DCTRIG.

Независимо от состояния триггера (разрешен или запрещен) в случае

положительного результата сравнения компаратор может генерировать прерывание. Для

этого следует установить бит CIE регистра DCTL и задать условия CIC и CIM

(аналогичны по функционалу CTC и CTM).

Примечание - Условия срабатывания выходного триггера компаратора и условия

генерирования прерываний могут не совпадать.

19.4 Контроллер прерываний

При генерировании прерываний устанавливаются флаги SEQRISs и DCRISd в

регистре RIS. Если были установлены маски прерываний в регистре IM (поля SEQIMs и

DCIMd), то также устанавливаются соответствующие маскированные флаги прерываний

SEQMISs и DCMISd. Сброс флагов (маскированных и немаскированных) осуществляется

записью единицы в соответствующие поля регистра IC (поля SEQIСs и DCIСd).

Установка маскированных флагов SEQMISs вызывает формирование

соответствующих прерываний ADC_SEQs блока АЦП.

Флаги DCMISd компараторов объединены по ИЛИ, и установка любого из них

вызывает формирование прерывания ADC_DC блока АЦП.

Структурная схема контроллера прерываний показана на рисунке 19.18.

179

Рисунок 19.18 - Контроллер прерываний

180

4 Настраиваем каналы для запросов. Допустим, необходимо опросить каналы

последовательно от нулевого к третьему, значит в регистр SRQSEL необходимо внести

значения в поля: RQ0=0h, RQ1=1h, RQ2=2h, RQ3=3h.

5 Разрешаем работу секвенсора. Для этого необходимо установит бит SEQEN0 в

регистре SEQEN.

6 Запускаем измерения. Перед запуском проверяем флаг ADCRDY, чтобы быть

уверенными в том, что модуль АЦП провел необходимые инициализации. Для того чтобы

начать измерения, необходимо установить бит SYNC0 в регистре SEQSYNC и записать в

бит GSYNC единицу.

7 Проводим опрос флагов, чтобы установить окончание измерений. Например,

можно опрашивать регистр SFLOAD, ожидая, пока он не станет равен 4h.

8 Считываем четыре результата измерения из буфера SFIFO.

Работа режима проиллюстрирована на рисунке 19.19.

Рисунок 19.19 - Диаграмма работы примера 1

Пример 2 - циклический опрос канала с задержками

Требуемый режим работы:

- циклическая работа;

- секвенсор 0

- опрос канала номер 2 каждую 1мс;

- коррекция канала 2;

- каждый опрос из 16 последовательных измерений и усреднения;

- прерывание по каждой записи в FIFO.

Код, соответствующий настройке и запуску необходимого режима, представлен

ниже.

// Настройка

ADC->ACTL_bit.ADCEN = 1;

ADC->CHCTL[2].CHCTL_bit.GAINTRIM = 5; // значения для примера

ADC->CHCTL[2].CHCTL_bit.OFFTRIM = (uint32_t)(-5);

ADC->EMUX_bit.EM0 = 0xF;

ADC->SEQ[0].SCCTL_bit.ICNT = 0;

ADC->SEQ[0].SRTMR = 24999;

ADC->SEQ[0].SRQCTL_bit.RQMAX = 0;

ADC->SEQ[0].SRQCTL_bit.QAVGVAL = 4;

ADC->SEQ[0].SRQCTL_bit.QAVGEN = 1;

182

Рисунок 19.20 - Диаграмма работы примера 2

Пример 3 - равномерно распределенные измерения по периоду таймера

Требуемый режим работы:

- запуск по таймеру 0 с частотой 10кГц;

- 4 точки измерения равномерно распределенные по периоду;

- секвенсор 0;

- опросы по каналам 3 и 0;

- каждый опрос из 4 последовательных измерений и усреднения;

- прерывание каждые 8 записей в FIFO (по окончанию измерений в текущем периоде

таймера).

Код, соответствующий настройке и запуску необходимого режима, представлен

ниже.

// Настройка таймера

RCU->PCLKCFG0_bit.TMR0EN = 1;

RCU->PRSTCFG0_bit.TMR0EN = 1;

TMR0->LOAD = 9999;

TMR0->ADCSOC_bit.EN = 1;

// Настройка АЦП

ADC->ACTL_bit.ADCEN = 1;

ADC->EMUX_bit.EM0 = 3;

ADC->SEQ[0].SCCTL_bit.ICNT = 7;

ADC->SEQ[0].SCCTL_bit.RCNT = 3;

ADC->SEQ[0].SRTMR = 624;

ADC->SEQ[0].SRQCTL_bit.RQMAX = 1;

ADC->SEQ[0].SRQCTL_bit.QAVGVAL = 2;

ADC->SEQ[0].SRQCTL_bit.QAVGEN = 1;

ADC->SEQ[0].SRQSEL_bit.RQ0 = 3;

ADC->SEQ[0].SRQSEL_bit.RQ1 = 0;

ADC->SEQEN_bit.SEQEN0 = 1;

// NVIC прерывание

184

Рисунок 19.21 - Диаграмма работы примера 3

Пример 4 - запуск нескольких секвенсоров

Требуемый режим работы:

- таймер 0 опустошается с частотой 10кГц;

- ШИМ0 считает в двунаправленном режиме, достигает нуля с частотой 10кГц;

- секвенсор 0 - запускается по ШИМ;

- секвенсор

0

- усреднение результатов по

4 точкам измерений равномерно

распределенным по периоду;

- секвенсор 0 - измерения по каналам 0, 1, каналы имеют повышенный приоритет;

- секвенсор 0 - каждое измерение из 2 последовательных опросов и усреднения;

- секвенсор 0 - прерывание каждые 2 записи в FIFO (по окончанию измерений в

текущем периоде);

- секвенсор 1 - запускается по таймеру;

- секвенсор 1 - измерение канала 2;

- секвенсор 1 - каждое измерение из 4 последовательных опросов и усреднения;

- секвенсор 1 - прерывание каждую запись в FIFO.

Код, соответствующий настройке и запуску необходимого режима, представлен

ниже.

// Настройка таймера

RCU->PCLKCFG0_bit.TMR0EN = 1;

RCU->PRSTCFG0_bit.TMR0EN = 1;

TMR0->LOAD = 9999;

TMR0->ADCSOC_bit.EN = 1;

//Инициализация ШИМ

RCU->PCLKCFG0_bit.PWM0EN = 1;

RCU->PRSTCFG0_bit.PWM0EN = 1;

PWM0->TBCTL_bit.CLKDIV = 1;

PWM0->TBCTL_bit.HSPCLKDIV = 5;

PWM0->TBPRD = 250;

PWM0->TBCTL_bit.CTRMODE = 2;

PWM0->ETSEL_bit.SOCASEL = 1;

186

189

20 Сторожевой таймер

Сторожевой таймер позволяет сбросить систему в случае отказа программного

обеспечения. Пользователь может включать или выключать таймер по собственному

усмотрению.

Сторожевой таймер представляет собой 32-битный обратный счетчик, который

загружается значением из регистра LOAD. Счетчик уменьшается на единицу по каждому

нарастающему фронту тактового сигнала WDTCLK.

По умолчанию, сторожевой таймер не тактируется и находится в сбросе.

Активировать таймер можно с мозоью регистра WDTCFG блока RCU.

Включение счета таймера и его прерывания осуществляется установкой бита INTEN

в регистре CTRL. Когда счетчик таймера достигает нуля, устанавливается флаг WDTINT в

регистре MIS, а в счетчик загружается значение из регистра LOAD.

Далее, если установлен бит RESEN, счетчик продолжает декрементироваться. Если

на момент повторного достижения нуля флаг WDTINT установлен, производится сброс

микроконтроллера. Алгоритм работы таймера показан на рисунке 20.1.

Рисунок 20.1 - Алгоритм работы таймера

190

содержание      ..     1      2      3      4      ..