МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1921ВК035. Руководство пользователя

Режим сброса по переполнению

Рисунок 13.6 - Временная диаграмма сброса по сигналу переполнения

Максимальное значение счетчика позиции задается регистром QPOSMAX. Если

счетчик считает вверх и достигнуто максимальное значение, то со следующим тактом

синхросигнала счетчик обнулится. Если счетчик считает вниз и достигнуто значение нуля,

то со следующим тактом синхросигнала в счетчик будет загружено значение QPOSMAX.

Сброс по событию индексации не производится.

Получение значений маркера индексации происходит аналогично тому, как это

происходит в режиме сброса по сигналу индексации. Полученные значения могут

использоваться при инициализации по маркеру индексации, если в поле IEL записано

значение 11b в регистре QEPCTL. Временная диаграмма сброса показана на рисунке 13.6.

Режим сброса по первому сигналу индексации

Если было получено событие индексации при счете вверх, то счетчик обнулится со

следующим тактом синхросигнала. Если же событие индексации было зафиксировано при

счете вниз, то со следующим тактом синхросигнала в счетчик будет загружено значение

QPOSMAX. При последующем счете сброс может произойти только при достижении нуля

или значения QPOSMAX (т. е. аналогично режиму сброса по переполнению), а

дальнейшие возможные события получения сигнала на выводе индексации влиять на

сброс не будут.

Получение значений маркера индексации происходит аналогично тому, как это

происходит в режиме сброса по сигналу индексации. Полученные значения могут

использоваться при инициализации по маркеру индексации, если в поле IEL записано

значение 11b.

Режим сброса по таймеру временных отсчетов

В этом режиме счетчик сбрасывается в ноль или загружается значением QPOSMAX,

в зависимости от текущего режима счета (задается полем QSRC регистра QDECCTL), по

событию срабатывания таймера временных отсчетов. В остальном режим аналогичен

режиму сброса по переполнению.

Также возможно настроить сохранение значения счетчика QPOSCNT в регистр

QPOSLAT перед сбросом, для этого необходимо включить модуль захвата, установив бит

CEN в регистре QCAPCTL. Этот режим удобен для измерения частоты.

Сохранение счетчика позиции

Внешние входы индексации и стробирования можно запрограммировать на

формирование событий для сохранения значения счетчика позиции в регистры QPOSILAT

и QPOSSLAT.

Сохранение по событию индексации

В некоторых задачах не требуется сбрасывать счетчик позиции по каждому сигналу

индексации, и вместо этого может потребоваться увеличить разрядность счетчика до

32 бит (режимы, задаваемые значениями PCRM равными 01b и 10b). В этом случае бит

QDLF (направление вращения) в регистре QEPSTS будет перезаписываться по каждому

сигналу индексации, а счетчик будет сохранять значение по следующим событиям

индексации:

- по переднему фронту сигнала индексации (IEL = 01b);

- по заднему фронту сигнала индексации (при IEL = 10b);

- по маркеру индексации (при IEL = 11b).

Сохранение значения счетчика по маркеру индексации будет производиться только в

присутствии сигнала индекса и по событию, эквивалентному сохраненному при первой

индексации по маркеру. Если направление вращения изменится, то сохраненное в маркере

значение типа фронта меняется на обратное. Это сделано с целью привязки индекса к

квадратурному сигналу QA/QB, а также для более точной обработки индексации, чтобы

исключить влияние ширины импульса на выводе индексации.

При сохранении значения счетчика в регистр QPOSILAT формируется флаг IEL

прерывания индексации в регистре QFLG. В режиме сброса по сигналу индексации

(PCRM = 00h) значение поля IEL в регистре QEPCTL игнорируется.

Сохранение по событию стробирования

Значение счетчика сохраняется в регистр QPOSSLAT по каждому переднему фронту

сигнала на входе QEP_S, если сброшен бит SEL в регистре QEPCTL. Если же бит SEL

установлен, то сохранение в QPOSSLAT происходит по переднему фронту сигнала строба

на входе QEP_S при прямом направлении вращения и по заднему фронту для обратного

вращения. При каждом сохранении счетчика в QPOSSLAT устанавливается флаг

прерывания SEL.

Инициализация счетчика позиции

Счетчик событий может быть проинициализирован программно или по событиям:

- событие индексации;

- событие стробирования.

Входной сигнал индексации (QEPI) может использоваться для инициализации

счетчика по переднему и заднему фронту. Если поле IEI = 10b, то счетчик загружается

значением QPOSINIT по переднему фронту сигнала индексации. Аналогично, если

IEI = 11b, то счетчик загружается значением QPOSINIT по заднему фронту сигнала

индексации.

Если поле SEI = 10b, то счетчик загружается значением QPOSINIT по переднему

фронту сигнала стробирования на входе QEP_S. Если SEI = 11b, то счетчик загружается

значением QPOSINIT по переднему фронту сигнала стробирования, если идет счет вверх,

и по заднему - если вниз.

Программно счетчик инициализируется при записи единицы в бит SWI регистра

QEPCTL. Бит не сбрасывается автоматически, но повторная запись единицы также

приведет к инициализации счетчика.

Компаратор счетчика позиции

Рисунок 13.7 - Функциональная схема компаратора счетчика позиции

Компаратор (см. рисунок 13.7) сравнивает значение счетчика позиции с регистром

QPOSCMP и при совпадении значений формирует прерывание, а также внешний

синхросигнал, который может быть направлен на один из выводов: индексный вывод

QEP_I или вывод стробирования QEP_S. Бит SPSEL в регистре QDECCTL определяет, на

какой именно вывод будет направлен сигнал синхронизации, а бит SOEN в регистре

QDECCTL разрешает этому выводу работать как выход.

Регистр QPOSCMP может использовать режим отложенной загрузки, когда

отложенное значение берется из теневого регистра, а если режим отложенной загрузки

выключен, то запись в QPOSCMP производится сразу в активный регистр.

Отложенная загрузка происходит по следующим событиям:

- по совпадению результатов сравнения;

- по обнулению счетчика QPOSCNT.

Флаг успешного сравнения PCM устанавливается, когда выполняется условие

QPOSCNT = QPOSCMP, при этом также формируется синхроимпульс требуемой

длительности для извещения внешнего устройства (сигнал PCSOUT). Настраиваемая

длительность синхроимпульса контролируется специальной схемой задержки.

Флаг PCR готовности компаратора к отложенной загрузке значения сравнения

выставляется, когда выполняется условие для отложенной записи, заданное битом

PCLOAD в регистре QPOSCTL. При этом генерация соответсвующего прерывания и

установка флага PCR будет осуществляться лишь при включения режима

отложенной загрузки PCSHDW (регистр QPOSCTL).

13.4 Таймер временных отсчетов

Таймер, используемый для оповещения программного обеспечения о необходимости

начать измерение скорости, представляет собой 32-разрядный таймер, работающий на

частоте системного тактового сигнала. Включается установкой бита UTE в регистре

QEPCTL. Когда значение таймера достигает порога (QUTMR = QUPRD), формируется

прерывание и выставляется флаг UTO. Данный блок таймера может быть использован для

вычисления скорости на высоких скоростях (см. рисунок 13.8), а также для сохранения

счетчика позиции, регистра таймера и регистра периода в регистрах QPOSLAT,

QCTMRLAT и QCPRDLAT, соответственно. Режим сохранения определяется состоянием

бита QCLM в регистре QEPCTL.

Рисунок 13.8 - Функциональная схема таймера временных отсчетов

13.5 Модуль захвата времени

Функциональная схема модуля захвата времени представлена на рисунке 13.9.

Таймер использует тактовый сигнал и сигнал квадратурных событий с коэффициентами

деления, программируемыми полями CCPS и UPPS в регистре QCAPCTL. Коэффициенты

деления можно менять в процессе работы, но в этом случае может произойти событие

захвата, содержащее неверные данные, которые следует игнорировать. Во избежание

подобной ситуации перед изменением значений коэффициентов деления следует

выключить модуль захвата (сбросить бит CEN) и снять все маски прерываний. После

изменения коэффициентов проинициализировать таймер QCTMR (записать нулевое

значение), сбросить все статусы, вновь разрешить прерывания и включить модуль захвата.

Также, существует возможность включить улучшенный режим теневой загрузки

UPPS/CCPS. Если установить бит EPSLD в регистре QCAPCTL, то изменение UPPS/CCPS

в процессе работы будет происходить следующим образом:

- при записи, значение UPPS/CCPS занесется в теневой регистр

- по ближайшему, после записи, событию QCLK: новое значение делителя примет

силу, сбросится QCTMR, сбросится счетчик предделителя UPPS, сбросится UPEVNT.

Таким образом, в этом режиме - следующее событие (установка UPEVNT и захват

QCTMR в QCPRD), которое будет следовать после изменения UPPS/CCPS, будет уже

корректным. Без необходимости осуществлять пропуски данных или дополнительных

программных манипуляций.

Рисунок 13.9 - Функциональная схема модуля захвата времени

Если бит SELEVNT в регистре QCAPCTL сброшен, то по деленному квадратурному

событию значение таймера QCTMR загружается в регистр периода QCPRD, после чего

таймер сбрасывается и устанавливается флаг UPEVNT в регистре QEPSTS, означающий

обновление регистра QCPRD. Флаг сбрасывается программно записью единицы.

При установленном бите SELEVNT обновление регистра периода происходит по

сигналу от выхода компаратора PCSOUT.

Значение таймера можно использовать при измерениях скорости, если:

- его значение не превысило FFFFFFFFh;

- направление вращения за время измерения не изменилось.

Если между двумя событиями UPEVNT (т. е. во время измерения) таймер QCTMR

переполнился, устанавливается флаг ошибки COEF в регистре QEPSTS. Если между

двумя событиями положения вала изменилось направление вращения, устанавливается

флаг ошибки CDEF.

Значения таймера (QCTMR) и регистра периода (QCPRD) могут быть

сконфигурированы для захвата в регистры QCTMRLAT и QCPRDLAT по событиям:

- прочитан регистр QPOSCNT;

- сработал сторожевой таймер.

Если бит QCLM сброшен, то при каждом чтении регистра счетчика позиции

QPOSCNT регистры QCTMR и QCPRD загружаются в QCTMRLAT и QCPRDLAT,

соответственно.

Если бит QCLM установлен, то при каждом срабатывании таймера временных

отсчетов счетчик позиции, регистр таймера и регистр периода захватываются в регистры

QPOSLAT, QCTMRLAT и QCPRDLAT, соответственно.

Измерения на малых скоростях вращения (низкая частота квадратурного сигнала)

производятся следующим образом - таймер QCTMR, тактирующийся от системного

тактового сигнала с делителем CCPS, по событию UPEVNT, сохраняет свое значение

времени в регистре QCPRD, одновременно сбрасывается, и выставляет флаг UPEVNT в

регистре QEPSTS, чтобы сообщить программе об окончании измерения. Событие

UPEVNT возникает каждые несколько тактов QCLK, в соответствии с

запрограммированным коэффициентом деления UPPS в регистре QCAPCTL. Таким

образом, зная количество квадратурных событий за измеренный отрезок времени, а также

такой параметр, как количество квадратурных событий за полный оборот вала, можно

вычислить скорость вращения.

Измерения на высоких скоростях (см. рисунок 13.10) могут производиться иначе.

Таймер временных отсчетов формирует общую длительность измерения, счетчик позиции

подсчитывает количество импульсов QCLK. Зная количество импульсов QCLK за один

полный оборот, можно вычислить скорость вращения вала.

Рисунок 13.10 - Работа на высоких скоростях

Также существует и смешанный способ измерения скорости

- по заданному

значению счетчика позиции, с помощью компаратора счетчика позиции, можно

сформировать событие UPEVNT (необходимо установить бит SELEVNT в регистре

QCAPCTL), которое, так же как и при измерениях на малых скоростях, позволит получить

значение таймера QCTMR. Для использования этого способа измерения скорости

необходимо разрешить прерывание по событию PCSOUT компаратора и устанавливать в

этом прерывании каждый раз порог сравнения компаратора QPOSCMP на заданное

количество меток вперед по сравнению с текущей позицией счетчика QPOSCNT (в

зависимости от направления вращения). Тогда, устанавливая QPOSCMP дальше от

QPOSCNT с увеличением скорости вращения, можно поддерживать оптимальное

захватываемое время, обеспечивающее максимальную точность измерения времени для

всех диапазонов вращения. Этот способ измерения наиболее сложен, но и наиболее

универсален.

Дополнительно, модуль захвата времени способен генерировать запросы DMA.

Чтобы разрешить генерацию необходимо установить бит DMAEN в регистре DMAREQ.

Затем, каждый раз когда флаг UPEVNT (регистра EPSTS) переходит из 0 в 1 будет

генерироваться запрос. Если UPEVNT будет оставаться несброшенным, то запросы

генерироваться не будут. При этом, когда происходит чтение QCPRD при DMAEN=1 флаг

UPEVNT сбрасывается автоматически.

13.6 Сторожевой таймер

Блок квадратурного декодера содержит 32-битный сторожевой таймер, который

тактируется системным тактовым сигналом, деленным на 64, и сбрасывается любым

квадратурным событием (перепад на выводе QEP_A/QEP_B). Если ни одного

квадратурного события не было зафиксировано до события QWDTMR = QWDPRD,

сторожевой таймер формирует флаг прерывания WTO в регистре QFLG. Регистр

QWDPRD содержит значение срабатывания сторожевого таймера. Функциональная схема

сторожевого таймера представлена на рисунке 13.11.

Рисунок 13.11 - Функциональная схема сторожевого таймера

13.7 Система прерываний

Блок квадратурного декодера содержит 11 источников прерываний (см. рисунок

13.12). Система прерываний состоит из регистра маски прерываний QEINT, регистра

флагов прерываний QFLG, а также схемы формирования внешнего прерывания QEP_INT

по наличию активных флагов. Прерывание INT также может быть маскировано в

контроллере прерывания NVIC. Сброс флагов прерываний осуществляется через регистр

QCLR. Сброс флага активности прерывания INT осуществляется записью в регистр

INTCLR. Также, прерывание можно сформировать программной записью в регистр QFRC,

но для этого необходимо предварительно включить счетчик позиции, установив бит

QPEN в регистре QEPCTL.

Рисунок 13.12 - Схема системы прерываний

На рисунке 13.13 показана схема формирования прерывания внутри блока обработки

событий для события UTO (срабатывание таймера временных отсчетов). Схемы

формирования прерываний для остальных событий идентичны.

Рисунок 13.13 - Схема формирования прерывания UTOINT

14 Блоки ШИМ

Архитектура блоков ШИМ разработана по принципу минимальной нагрузки на

процессор, что достигается автоматизацией формирования выходных импульсов с

настраиваемыми пользователем параметрами. Так, после минимальных настроек, эти

блоки способны работать самостоятельно, формируя выходные сигналы на выводах

PWM_A и PWM_B микроконтроллера.

Микроконтроллер содержит три блока ШИМ, объединенных схемой синхронизации.

Каждый блок ШИМ поддерживает следующую функциональность:

- 16-разрядный таймер;

- два выхода PWM_A и PWM_B, которые могут работать в режиме фронтовой и

центрированной модуляции как полностью независимо, так и комплементарно с

разделением генератором «мертвого времени»;

- выходы PWM_A и PWM_B могут управляться в зависимости от событий цифровых

компараторов блока АЦП, а также от событий блока аналоговых компараторов,

обеспечивая автоматический релейный режим поддержания заданной величины;

- программное управление выходами ШИМ;

- программное задание фазы счетчиков таймера для координации работы нескольких

блоков ШИМ;

- аппаратный контроль фазы при координации работы нескольких блоков ШИМ;

- предотвращение наложения фронтов за счет генератора «мертвого времени» с

независимой схемой задержки переднего и заднего фронтов выходного сигнала;

- сигнал аварии может переводить выходы PWM_A и PWM_B в высокое, низкое или

Z-состояние;

- однократная и циклическая обработка сигналов аварии;

- все события могут инициировать прерывания;

- программируемый предделитель событий позволяет снизить нагрузку на процессор

при обработке прерываний;

- ШИМ-сигнал может модулироваться высокочастотным сигналом при

использовании драйверов ключей с импульсным трансформатором.

Для начала работы с блоками ШИМ необходимо снять с них сброс и разрешить

тактирование - необходимо установить биты PWMEN регистов PCLKCFG и PRSTCFG.

Описание сигналов и выводов блока ШИМ:

- PWM_A и PWM_B - выходы ШИМ;

- PWM_TZ - вход, с которого принимается сигнал аварии (общий для всех блоков

ШИМ, и каждый блок может использовать или не использовать этот сигнал);

- PWM_SYNCI - вход, служащий для приема синхросигнала;

- PWM_SYNCO - внутренний сигнал синхронизации на выходе блока ШИМ,

являющийся синхросигналом для остальных блоков ШИМ;

- PWM_TZINT - прерывание по сигналу аварии;

- PWM_HDINT - прерывание от порогового выключателя;

Функциональная схема блока ШИМ показана на рисунке 14.1.

Рисунок 14.1 - Блок ШИМ

14.1 Таймер

Таймер представляет собой двунаправленный счетчик (TBCTR), тактируемый

сигналом TBCLK, который формируется на основе синхросигнала PCLK. Частота сигнала

TBCLK задается произведением коэффициентов двух делителей. Коэффициенты задаются

полями CLKDIV и HPCLKDIV регистра TBCTL. Для работы других блоков ШИМ

счетчик позволяет формировать события такие, как совпадение по периоду CTR = PRD

(TBCTR = TBPRD), совпадение с нулем CTR = Zero (TBCTR = 0000h), совпадение с

регистрами CTR = CMPA и CTR = CMPB (TBCTR = CMPA и TBCTR = CMPB,

соответственно). Событие TBCTR = FFFFh влияет только на флаг CTRMAX регистра

TBSTS.

Всеми настройками работы счетчика таймера управляет регистр TBCTL.

Состояние счетчика отражают флаги регистра TBSTS.

На выходе первого блока ШИМ формируется сигнал SYNCO, который является,

синхросигналом для остальных блоков ШИМ (см. рисунок 14.3а). Сигнал SYNCO имеет

три источника - программно сгенерированный синхроимпульс, посредством записи

единицы в бит SWFSYNC, события CTR = Zero и CTR = CMPB. Выбор источника

осуществляется посредством поля SYNCOSEL.

В блоке таймера находятся регистры начальной фазы счета TBPHS и периода

(максимального значения счетчика) TBPRD. Регистр периода имеет теневой регистр для

синхронной загрузки значения, до которого счетчик осуществляет счет. Управление

загрузкой осуществляется битом PRDLD.

Счетчик может работать в трех режимах счета (см. рисунок 14.2):

- вверх (от 0000h до значения TBPRD, затем сброс в 0000h и т. д.);

- вниз (от значения TBPRD до 0000h, затем загрузка значения TBPRD и т. д.);

- вверх-вниз (от 0000h до значения TBPRD, затем от значения TBPRD до 0000h и т. д.).

Параметры счета задаются полем CTRMODE.

Рисунок 14.2 - Режимы работы счетчика при значении периода 0004h (Tpwm);

для режима счета «вверх-вниз» дополнительно указано поведение флага CTRDIR

Теневая загрузка

Регистры TBPRD, CMPA, CMPAHR, CMPB имеют соответствующие теневые

регистры и управляющие биты, регулирующие режим и событие загрузки. Помимо

индивидуальной настройки теневого режима есть бит SHDWGLOB регистра TBCTL. По

умолчанию он установлен, и теневая загрузка работает согласно настройкам. Но

возможны ситуации, когда необходимо обеспечить одновременную загрузку всех теневых

регистров. Тогда перед загрузкой необходимо сбросить SHDWGLOB, в результате

значения будут попадать в теневые регистры, но перезапись в активные будет

блокирована. Когда все необходимые регистры будут записаны, следует установить этот

бит и тогда все активные регистры будут перезаписаны в соответствии с заданными

настройками по соответствующим событиям. Данный бит не оказывает влияния, если для

регистров выбрана прямая загрузка, без участия теневых.

Синхронизация таймеров блоков ШИМ

Реализована схема синхронизациии блоков ШИМ, см. рисунок 14.3а.

Рисунок 14.3 - Схема синхронизации модулей ШИМ

Система синхронизации таймеров включает в себя таймеры всех блоков ШИМ.

Каждый блок ШИМ имеет вход синхронизации PWM_SYNCI и выход синхронизации

PWM_SYNCO.

Если бит PHSEN установлен, то в счетчик таймера будет автоматически загружаться

значение регистра TBPHS, при выполнении каждого из условий:

- изменение входного сигнала PWM_SYNCI (в этом случае загрузка значения

TBPHS в регистр TBCTR происходит на следующий такт TBCLK после поступления

импульса на вход PWM_SYNCI с задержкой в два системных такта, если TBCLK = PCLK,

или один такт, если TBCLK ≠ PCLK);

- запись единицы в бит SWFSYNC (программная синхронизация), которая

генерирует импульс синхронизации, аналогичный импульсу с входа PWM_SYNCI.

В режиме счета вверх-вниз необходимо запрограммировать бит PHSDIR, чтобы

задать направление счета таймера после синхронизации.

Если бит PHSEN сброшен, блок ШИМ не будет реагировать на входной сигнал

синхронизации, а только передавать напрямую этот сигнал на выход PWM_SYNCO,

чтобы тактировать другие блоки ШИМ. Следующая особенность схемы: генерация и

распространение сигнала синхронизации от блока ШИМ, - занимает один такт TBCLK.

К примеру, если по событию синхронизации блока 0 в счетчик блока 1 должен быть

записан ноль, то этот ноль запишется только на следующий такт после события

(см. рисунок 14.3б). Таким образом, при синхронизации от другого блока ШИМ нужно

всегда учитывать этот такт, и записывать значение фазы, следующее по порядку, в

соответствии с режимом счета (см. рисунок 14.3в).

14.2 Компаратор

Компаратор - это блок, сравнивающий значение счетчика таймера с заданными

значениями порогов срабатывания. Значения хранятся в регистрах CMPA и CMPB.

Значения, записываемые по адресам регистров CMPA и CMPB, предварительно

размещаются в теневых регистрах. Это нужно для синхронной загрузки новых значений.

Управление загрузкой регистров CMPA и CMPB осуществляется битами SHDWAMODE и

SHDWBMODE, а также полями LOADAMODE и LOADBMODE регистра CMPCTL.

Блок компаратора формирует на выходах два события CTR

= CMPA и

CTR = CMPB, возникающие в случае совпадения значения счетчика с регистром CMPA

и/или регистром CMPB, соответственно.

Для каждого компаратора событие может возникать:

- один раз за период, если счетчик считает вверх или вниз;

- один раз за период, если счетчик считает вверх-вниз, но при этом значение в

регистре CMPA/CMPB равно 0000h или значению TBPRD;

- два раза за период, если счетчик считает вверх-вниз и при этом значение в регистре

CMPA/CMPB лежит в диапазоне 0001h - (TBPRD - 1).

На рисунках 14.4 - 14.7 приведены примеры формирования сигналов событий.

14.3 Обработчик событий

Обработчик событий - блок, управляющий поведением сигналов на линиях PWMA и

PWMB (см. рисунок 14.1) в зависимости от возникающих событий на входе блока и

направления счета счетчика таймера. На поведение выходных сигналов влияют импульсы

входных сигналов при возникновении событий: CTR = PRD, CTR = Zero, CTR = CMPA,

CTR = CMPB.

Основные действия с сигналами PWMA и PWMB:

- переключение в единицу или ноль;

- инверсия (переключение в противоположное состояние);

- сохранение без изменений.

Поведение сигналов задается независимо друг от друга. Кроме этого, обработчик

событий позволяет программно задавать состояние сигналов PWMA и PWMB и величину

«мертвого времени» ШИМ. Управление работой блока производится посредством

регистров AQCTLA, AQCTLB, AQSFRC, AQCSFRC.

Существует вероятность того, что несколько событий могут произойти

одновременно. Для таких ситуаций обработчик событий использует систему приоритетов

событий.

Таблица 14.1 - Распределение приоритетов событий при счете вверх

Событие

Приоритет

Программное

1 (наивысший)

CTR = TBPRD

CTR = CMPB (счет вверх) при счете вверх

CTR = CMPA (счет вверх) при счете вверх

4 (низший)

Таблица 14.2 - Распределение приоритетов событий при счете вниз

Событие

Приоритет

Программное

1 (наивысший)

CTR = Zero

CTR = CMPB (счет вниз) при счете вниз

CTR = CMPA (счет вниз) при счете вниз

4 (низший)

Таблица 14.3 - Распределение приоритетов событий при счете вверх-вниз

Событие

Приоритет

Программное

1 (наивысший)

CTR = CMPB (счет вверх) при счете вверх

или

CTR = CMPB (счет вниз) при счете вниз

CTR = CMPA (счет вверх) при счете вверх

или

CTR = CMPA (счет вниз) при счете вниз

CTR = Zero или CTL = PRD

CTR = CMPB (счет вверх) при счете вниз

или

CTR = CMPB (счет вниз) при счете вверх

CTR = CMPA (счет вверх) при счете вниз

или

6 (низший)

CTR = CMPA (счет вниз) при счете вверх

В режиме счета вверх:

- если компаратор запрограммирован так, что CMPA/CMPB ≤ TBPRD (счет вверх),

то событие произойдет при CTR = CMPA/CMPB;

- если компаратор запрограммирован так, что CMPA/CMPB > TBPRD (счет вверх),

то событие не произойдет;

- если компаратор запрограммирован на срабатывание при счете вниз, то событие не

произойдет.

В режиме счета вниз:

- если компаратор запрограммирован так, что CMPA/CMPB ≤ TBPRD (счет вниз), то

событие произойдет при CTR = CMPA/CMPB;

- если компаратор запрограммирован так, что CMPA/CMPB ≥ TBPRD (счет вниз), то

событие произойдет при CTR = TBPRD;

- если компаратор запрограммирован на срабатывание при счете вверх, то событие

не произойдет.

В режиме счета вверх-вниз (см. рисунок 14.8):

- если счетчик считает вверх, а компаратор запрограммирован так, что

CMPA/CMPB < TBPRD (счет вверх), то событие произойдет при CTR = CMPA/CMPB;

- если CMPA/CMPB

≥ TBPRD (счет вверх), то событие произойдет при

CTR = TBPRD;

- если счетчик считает вниз, а компаратор запрограммирован так, что

CMPA/CMPB < TBPRD (счет вниз), то событие произойдет при CTR = CMPA/CMPB;

- если CMPA/CMPB

≥ TBPRD (счет вверх), то событие произойдет при

CTR = TBPRD.

Рисунок 14.8 - Работа таймера при счете вверх-вниз с симметричным выходом

(центрированная модуляция)

На рисунках 14.9 - 14.11 показано поведение линий PWMA и PWMB при различных

видах модуляции. На рисунках приняты обозначения, пояснения к которым приведены в

таблице 14.4.

Таблица 14.4 - Пояснения к обозначениям на рисунках 14.9 - 14.11

Обозначение

Пояснение

События CTR = PRD, CTR = CMPA, CTR = CTRB, соответственно.

Символ «×» указывает на то, что при возникновении этого события

сигнал на линии PWMA/PWMB остается без изменений. Пунктирными

линиями отмечены моменты возникновения события.

Так, например (см. рисунок 14.9), при возникновении события CTR =

CTRB, сигнал на линии PWMA остается без изменения, а сигнал на

линии PWMB переключается в ноль

Событие CTR = Zero

↑

↓

Символы «↑»/«↓» указывают на то, что

Событие CTR = CMPA

при возникновении этого события

↑

↓

сигнал на линии PWMA/PWMB

Событие CTR = CMPB

переключается в единицу/ноль

↑

↓

Этот блок удобен для организации релейного поддержания заданного уровня какой-либо

физической величины, например для организации контура тока. В этом случае цифровой

компаратор, к каналу АЦП которого подключен сигнал датчика тока контура, формирует

сигнал о превышении током задания, а соответствующий пороговый выключатель

реагирует на это превышение и включает/отключает соответствующий силовой

транзистор посредством влияния на выход ШИМ.

Функциональные возможности:

- входные события от компараторов блока АЦП могут использоваться всеми

блоками ШИМ;

- при регистрации события от компаратора блока АЦП, выходные сигналы

обработчика событий могут быть переведены в состояние логической единицы, нуля или

оставлены без изменений;

- поддерживаются однократное и циклическое срабатывания для удержания выхода;

- входное событие от компаратора блока АЦП может анализироваться в

однократном и циклическом режимах;

- событие срабатывания компаратора блока АЦП может быть сгенерировано

программно;

- пороговый выключатель может быть отключен, если он не требуется.

- может генерироваться прерывание по событиям порогового выключателя.

Управление пороговым выключателем осуществляется посредством регистров

HDSEL, HDCTL и HDFRC.

Функционирование

Когда выходные сигналы компараторов блока АЦП переходят в состояние высокого

уровня, формируется событие. Каждый пороговый выключатель блока ШИМ может

использовать, а может не использовать эти события в своей работе; выбор, по сигналу

какого компаратора блока АЦП формировать событие удержания, задается с помощью

регистра HDSEL. Длительность импульса на входном сигнале от компаратора блока АЦП

не должна быть меньше периода системного синхросигнала. Каждый входной сигнал

компаратора блока АЦП должен быть настроен на однократное или циклическое

формирование события, выбор режима задается битами CBC и OST, а источник события

полем ADCDC.

При получении события от компаратора блока АЦП в режиме циклической

обработки немедленно формируется реакция на основе содержимого регистра HDCTL, в

результате чего меняется состояние сигналов на выходе порогового выключателя взамен

полученных от обработчика событий PWMA и/или PWMB на заданное пользователем в

регистре HDCTL. Дополнительно устанавливается флаг CBC в регистре HDFLG, и

генерируется прерывание PWM_HDINT. Удержание выходных сигналов PWMA и PWMB

заканчивается по событию TBCTR = 0000h, при условии, что событие компаратора блока

АЦП уже не активно. Таким образом, в режиме циклической обработки состояние

удержания сбрасывается в каждом периоде ШИМ. При этом флаг CBC остается активным

до его программного сброса. Если после сброса флага CBC вновь будет получено событие

компаратора блока АЦП, то флаг установится вновь.

При получении события компаратора блока АЦП в режиме однократной обработки,

также немедленно формируется реакция на основе содержимого регистра HDCTL,

которая меняет состояние выходных сигналов PWMA и/или PWMB. В дополнение,

устанавливается флаг OST, и генерируется прерывание PWM_HDINT. Удержание

выходных сигналов будет производиться до программного сброса записью единицы в бит

OST регистра HDCLR.

Способ удержания выходных сигналов при получении события компаратора блока

АЦП программируется индивидуально для выходных сигналов PWMA и PWMB в регистр

HDCTL.

14.5 Генератор задержки ШИМ

Блок имеет на входе сигналы ШИМ A и B с выходов обработчика событий, а на

выходах повторяет эти сигналы, но со вставкой задержки («мертвое время») в момент

переключения сигналов (если это необходимо).

Задержку можно учесть при программировании обработчика событий, но чтобы с

высокой вероятностью избежать ошибок, желательно использовать генератор задержки

ШИМ.

Основные функции генератора:

- генерация пары сигналов (PWMA и PWMB) с выдержкой интервалов (задержек)

времени относительно сигнала PWMA;

- программирование задержки для активного высокого и активного низкого уровня

сигналов каналов PWMА и PWMB;

- добавление программируемой задержки передних фронтов сигналов;

- добавление программируемой задержки для задних фронтов сигналов;

- возможность передачи сигналов с входов на выходы без изменений.

Генератор задержки ШИМ программируется посредством регистров DBCTL,

DBRED и DBFED. Структурная схема генератора «мертвого времени» ШИМ

представлена на рисунке 14.14.

Рисунок 14.12 - Структурная схема генератора «мертвого времени» ШИМ

Функционирование

Генератор задержки ШИМ может работать с четырьмя источниками (фронты

сигналов PWMA и PWMB). Выбор источника задается полем MODE регистра DBCTL.

Поле POLSEL позволяет задать инверсию (переключение значения на

противоположное) сигнала после внесения задержки (см. рисунок 14.13).

Величины задержек по переднему и заднему фронту программируются раздельно

посредством регистров DBRED и DBFED, соответственно.

Рисунок 14.13 - Временные диаграммы работы генератора «мертвого времени»

в типовой конфигурации

14.6 Фильтр коротких импульсов

Фильтр коротких импульсов предназначен для блокирования прохождения на выход

импульсов с длительностью меньше заданной. Этот блок может применяться, если

драйвер силового ключа инвертора не имеет такой функции, а для обеспечения

правильного режима работы транзистора необходимо запретить открытие/закрытие

транзистора на очень короткое время.

Основные функции фильтра:

- программируемая ширина минимального пропускаемого импульса;

- фильтр может быть отключен, если он не требуется.

Ширина минимального импульса, допускаемого к прохождению на выход, задается

в регистре FWDTH и может принимать значение от 00h (фильтр выключен) до 0Fh.

Импульсы длительностью меньше заданной пропускаться не будут.

14.7 Модулятор

Блок позволяет модулировать выходной ШИМ сигнал с помощью высокочастотных

импульсов программируемой скважности. Модулирование требуется для управления

силовыми ключами через импульсный трансформатор.

Основные функции модулятора:

- программируемая частота;

- программируемая ширина первого импульса;

- программируемая скважность второго и последующего импульсов;

- модулятор может быть отключен (бит CHPEN регистра PCCTL).

Модулятор программируется посредством регистра PCCTL. Структурная схема

модулятора приведена на рисунке 14.14.

Рисунок 14.14 - Структурная схема модулятора

Функционирование

Ширина первого импульса программируется независимо полем OSTWTH, это

требуется для открывания ключа. Для остальных импульсов частота модуляции

формируется на основе системной частоты при помощи делителя, программируемого

полем SHPFREQ. Скважность импульсов программируется полем CHPDUTY.

Значения поля OSTWTH лежат в диапазоне 0h - Fh.

Ширина L первого импульса определяется по формуле

L = T × 8 × (OSTWTH + 1),

(14.1)

где T - период синхросигнала PCLK.

Значения поля CHPDUTY лежат в диапазоне 0h - 7h.

Скважность D (с шагом 12,5 %) последующих импульсов определяется по формуле

D = 12,5 × (CHPDUTY + 1).

(14.2)

На рисунке 14.15 приведен пример временных диаграмм работы модулятора.

Рисунок 14.15 - Временные диаграммы работы модулятора

14.8 Детектор сигнала аварии

Блок контролирует выходы PWM_A и PWM_B и может переводить их в

определенное (запрограммированное) состояние в случае, если поступит сигнал аварии.

Основные функции:

- входной сигнал аварии с вывода микроконтроллера PWM_TZ может

использоваться любым блоком ШИМ;

- в случае если поступит сигнал аварии, выводы ШИМ могут быть переведены в

одно из состояний: логического нуля, логической единицы, высокоимпедансное или

оставлены без изменения;

- поддерживается однократная блокировка выводов для ситуации короткого

замыкания или перегрузки по току;

- поддерживается циклическая блокировка для режима ограничения тока;

- каждый входной источник сигнала аварии может быть обработан в однократном и

циклическом режимах;

- поддерживается программная генерация сигнала аварии;

- детектор сигнала аварии может быть отключен, если он не требуется.

Детектор сигнала аварии программируется посредством регистров TZSEL, TZCTL,

TZEINT, TZFLG, TZCLR и TZFRC.

Функционирование

Структурная схема детектора сигналов аварии показана на рисунке 14.16.

Рисунок 14.16 - Структурная схема детектора сигналов аварии

Переход входного сигнала аварии PWM_TZ из состояния логической единицы в

состояние логического нуля формирует событие аварии. Каждый блок ШИМ может

использовать или не использовать это событие в своей работе (программируется

посредством регистра TZSEL). События могут формироваться синхронно (с цифровым

фильтром помех) или асинхронно (программируется через регистры GPIO

микроконтроллера). При синхронной обработке длительность импульса на входном

сигнале сбоя должна быть не меньше периода синхросигнала TBCLK. Если же обработка

производится в асинхронном режиме, то событие формируется и обрабатывается даже в

том случае, если по какой-либо причине отключилось тактирование. Каждый входной

сигнал аварии должен быть настроен на однократное или циклическое формирование

события аварии (программируется посредством регистра TZSEL).

При получении события аварии в режиме циклической обработки немедленно

выполняется действие, заданное регистром TZCTL, и устанавливается флаг CBC в

регистре TZFLG, а также генерируется прерывание PWM_TZINT (если разрешено в

регистре TZEINT и контроллером прерываний). Аварийное удержание выводов

заканчивается по событию TBCTR = 0000h при условии, что событие аварии уже

неактивно. Таким образом, в режиме циклической обработки событие аварии

сбрасывается в каждом периоде ШИМ, хотя флаг аварии CBC остается установленным до

принудительного программного сброса. Если после сброса регистра флага CBC вновь

будет получено событие аварии, то флаг установится вновь. На рисунке 14.17 показана

схема формирования прерывания.

Рисунок 14.17 - Схема формирования прерывания

При получении события аварии в режиме однократной обработки немедленно

выполняется действие, заданное регистром TZCTL, и устанавливается флаг OST в

регистре TZFLG, а также генерируется прерывание PWM_TZINT (если разрешено в

регистре TZEINT и контроллером прерываний). Аварийное удержание выводов

заканчивается после принудительного программного сброса записью в бит OST регистра

TZCLR.

Аварийное состояние выводов при получении события сбоя программируется

индивидуально для выходов PWM_А и PWM_В полями TZA и TZB регистра TZCTL.

14.9 Триггер событий

Основные функции:

- получение событий, сформированных таймером и компаратором;

- использование информации о направлении счета (вверх-вниз);

- использование делителя событий, для формирования сигнала прерывания, запросов

к DMA и АЦП;

- предоставление доступа процессора к содержимому регистра флагов событий и

счетчикам событий.

Триггер событий (не показан на рисунке 14.1) программируется посредством

регистров ETSEL, ETPS, ETFLG, ETCLR и ETFRC.

Прерывания

Функциональная схема триггера событий для генерации прерываний показана на

рисунке 14.18.

Рисунок 14.18 - Структурная схема триггера событий для генерации прерываний

Триггер может генерировать прерывания (если разрешено битом INTEN регистра

ETSEL) по каждому первому, второму или третьему событию (поле INTPRD), которое

задается полем INTSEL. Количество возникших событий отражается в поле INTCNT.

Счетчик INTCNT считает от 00b до INTPRD и сбрасывается только вместе с отправкой

активного прерывания.

Когда возникает совпадение INTCNT и INTPRD, то возможны варианты:

- если прерывание разрешено и сброшен флаг INT (регистр ETFLG), то генерируется

прерывание и устанавливается флаг INT, а счетчик INTCNT сбрасывается в 00b и

начинает считать заново;

- если прерывание запрещено или флаг INT установлен, то счетчик перестает

считать события;

- если прерывание разрешено, но флаг от предыдущего прерывания еще не сброшен,

то счетчик хранит свое максимально достигнутое значение (INTCNT = INTPRD) до сброса

флага INT. Это позволяет обработать еще прерывание, пришедшее за то время, пока

обрабатывалось предыдущее.

Каждая запись в INTPRD сбрасывает счетчик INTCNT. Запись единицы в бит INT

регистра ETFRC увеличит значение счетчика на единицу. Если значение INTPRD = 00b,

то счетчик отключен, а входные события игнорируются.

Сопряжение с блоком DMA

Аналогичто триггеру событий работает и взаимодействием с блоком DMA.

Управление запросами DMA - PWM_DRQA, PWM_DRQB осуществляется через регистры

ETSEL, ETPS, ETFRC аналогично механизму управления сигналом прерывания

PWM_INT.

Функциональная схема триггера событий для генерации запросов DMA показана на

рисунке 14.19.

15 Приемопередатчик UART

В состав микроконтроллера входят четыре идентичных универсальных асинхронных

приемопередатчика UART0, UART1.

В состав приемопередатчика входят два буфера типа FIFO. Буфер приемника имеет

разрядность 12, буфер передатчика - разрядность восемь. Каждый буфер может хранить

до 32 байт данных, и каждый буфер может быть сконфигурирован (программно) как

32-байтный или как однобайтный.

Приемопередатчик обеспечивает:

- независимое маскирование прерываний от буфера передатчика, буфера приемника,

по таймауту приемника, а также в случае обнаружения ошибки;

- возможность деления тактовой частоты в диапазоне от 1 до 65 535 (допускается

использование нецелых коэффициентов деления, что позволяет использовать любой

опорный генератор с частотой более 3,6864 МГц);

- поддержку прямого доступа к памяти;

Приемопередатчик реализует:

- передачу данных длиной от 5 до 8 бит со скоростью до 921 600 бит/с;

- контроль четности (проверочный бит выставляется по четности, нечетности, имеет

фиксированное значение либо не передается);

- формирование одного или двух стоповых бит;

- обнаружение ложных стартовых битов;

- формирование и обнаружение сигнала разрыва линии.

Функциональные возможности

Режим работы приемопередатчика и скорость обмена данными контролируются

регистром LCRH и регистрами делителя IBRD и FBRD.

Устройство может формировать следующие сигналы:

- независимые маскируемые прерывания от приемника (в том числе по таймауту),

передатчика, а также в случае обнаружения ошибки;

- общее прерывание, возникающее в случае, если возникло одно из независимых

немаскированных прерываний;

- сигналы запроса на прямой доступ к памяти для совместной работы с

контроллером DMA.

В случае возникновения ошибки в структуре сигнала, четности данных, а также

разрыва линии, соответствующий бит ошибки устанавливается и сохраняется в буфере

приемника. В случае переполнения буфера приемника также устанавливается

соответствующий бит, а буфер становится недоступным для записи.

15.1 Функционирование блока UART

На рисунке 15.1 показана упрощенная функциональная схема приемопередатчика.

Генератор тактового сигнала приемопередатчика формирует синхросигнал

последовательного обмена данными, который представляет собой последовательность

импульсов с шириной, равной одному периоду сигнала UARTCLK, и частотой в 16 раз

превышающей частоту передачи данных.

Буфер передатчика предназначен для хранения данных (полученных от ЦП) до тех

пор, пока они не будут переданы внешнему устройству.

Рисунок 15.1 - Функциональная схема приемопередатчика

Буфер приемника предназначен для хранения данных и кодов ошибки (принятых от

внешнего устройства) до тех пор, пока они не будут прочитаны ЦП.

Обработчик прерываний генерирует независимые маскируемые прерывания с

активным высоким уровнем. Кроме того, формируется комбинированное прерывание

путем объединения независимых прерываний по схеме ИЛИ. Сигнал прерывания

передается на контроллер NVIC.

Сброс модуля

Приемопередающая логика модуля, управляющие регистры и FIFO по умолчанию

находятся в сбросе. Снять сброс можно путём установки бита RSTDIS в соответсвующем

регистре UARTCFGx (i - номер модуля 0 или 1) блока RCU.

Синхронизация

Существует ограничение на соотношение между тактовыми частотами PCLK и

UARTCLK:

UARTCLK ≤ 5/3 × PCLK

Например, для достижения максимальной скорости передачи данных 921 600 бод

(при Fuartclk = 921 600 × 16 = 14,7456 МГц) частота PCLK должна быть не менее 8,84736

МГц.

Для точной настройки частоты передачи данных используются два делителя - один

управляется регистром UARTCFGx блока RCU, второй находится внутри модуля UART.

Коэффициент деления второго делителя имеет целую и дробную части, которые задаются

регистрами IBRD и FBRD. Возможность задания нецелых коэффициентов деления

позволяет осуществлять обмен данными на стандартных скоростях, используя в качестве

источника тактовый сигнал с произвольной частотой более 3,6864 МГц.

Коэффициент деления К частоты сигнала UARTCLK рассчитывается по формуле

K = Fuartclk/(16×baudrate),

где Fuartclk - частота сигнала синхронизации блока UART - UARTCLK, Гц;

baudrate - скорость передачи, бод.

Получившееся дробное десятичное число следует разделить на две части - целую и

дробную.

Целая часть после преобразования в двоичный формат записывается в регистр IBRD.

Дробная часть умножается на 64 и округляется до ближайшего целого числа.

Полученное число преобразовывается в двоичный формат и записывается в регистр

FBRD.

Для примера, пусть требуемая скорость передачи данных 230 400 бит/с и частота

тактового сигнала UARTCLK равна 4 МГц. Тогда:

К = (4 ×10⁶) / (16 × 230 400) = 1,085.

Получившееся число разбивается на две части - 1 и 0,085.

В регистр IBRD записывается значение 0001h.

Значение (0,085 × 64) округляется и преобразовывается в 05h для записи в регистр

FBRD.

Таким образом, реальные значения коэффициента деления частоты и скорости

передачи будут следующими:

К = 1 + 5/64 = 1,078,

baudrate = (4 × 10⁶)/ (16 × 1,078) = 231 911 бит/с.

Ошибка установки скорости:

Δ = ((231 911 - 230 400) / 230 400) × 100 % = 0,656 %.

Максимальная ошибка установки скорости передачи данных:

Δ = (1/64) × 100 % = 1,56 %.

Такая ошибка возникает в случае K = 1, при этом разница накапливается в течение

64 тактовых интервалов.

Содержимое регистров LCRH, IBRD и FBRD обновляется при записи в регистр

LCRH. Таким образом, для того, чтобы новые параметры коэффициента деления вступили

в силу, после их записи в регистры IBRD и FBRD, необходимо осуществить запись в

регистр LCRH и только в такой последовательности.

Примечание

- Изменение содержимого регистров IBRD, FBRD и LCRH

допускается только во время, когда приемопередатчик запрещен и не осуществляется

передача/прием байта.

Передача и прием данных

Данные для передачи заносятся в буфер передатчика посредством записи в регистр

DR. После записи хотя бы одного байта в буфер передатчика устанавливается флаг BUSY

в регистре FR. Это состояние флага сохраняется, пока буфер передатчика не пуст (даже

если работа приемопередатчика запрещена). Далее, если работа приемопередатчика

разрешена (установлены биты UARTEN и TXE регистра CR), начинается передача

информационного кадра с параметрами, указанными в регистре управления линией

LCRH. Передача данных продолжается до опустошения буфера передатчика (до

окончания передачи всех байт). По окончании передачи сбрасывается флаг BUSY.

При приеме байта данных (установлены биты UARTEN и RXE регистра CR) для

каждого бита производятся три выборки уровня, и решение о значении бита принимается

по мажоритарному принципу.

В случае, если приемник находился в неактивном состоянии (постоянный высокий

уровень сигнала на линии UART_RX) и произошла смена уровня входного сигнала с

высокого на низкий (стартовый бит), включается счетчик, тактируемый внутренним

сигналом, после чего отсчеты сигнала на входе приемника регистрируются каждые восемь

тактов.

Стартовый бит считается достоверным в случае, если сигнал на линии UART_RX

сохраняет низкий логический уровень в течение восьми периодов внутреннего

синхросигнала с момента включения счетчика. В противном случае переход в ноль

рассматривается как ложный старт и игнорируется.

После обнаружения достоверного стартового бита очередной бит данных

фиксируется каждые 16 отсчетов тактового сигнала. Производится регистрация всех бит

данных (согласно запрограммированным параметрам) и бита четности (если включен

режим контроля четности).

По окончании приема байта производится проверка присутствия корректного

стопового бита (высокий логический уровень сигнала UART_RX). После этого байт

заносится в буфер приемника вместе с тремя битами признаков ошибки (см. рисунок 15.2)

и битом переполнения буфера.

В 12-разрядной ячейке буфера байт данных располагается в области младших

восьми бит, три бита признаков ошибки - в битах с 8 по 10.

Флаг переполнения буфера приемника выставляется в том случае, если к моменту,

когда очередной кадр данных полностью принят, буфер уже заполнен. В этом случае

принятый кадр остается в сдвиговом принимающем регистре и, в случае приема

следующего кадра данных, будет потерян.

Как только в буфере приемника освобождается место для записи, кадр данных,

находящийся в сдвиговом регистре, переписывается в буфер, а флаг переполнения

сбрасывается.

Рисунок 15.2 - 12-разрядная ячейка принимающего буфера

Данные из буфера приемника можно прочитать посредством регистра DR.

Состояние признаков ошибки и флага переполнения определяется чтением регистра RSR

и относится к последнему байту, считанному из регистра DR, в связи с этим регистр DR

всегда должен считываться первым.

Все флаги сбрасываются одновременно записью любого значения в регистр RSR или

после сброса устройства.

Примечания

1 Необходимо запрещать работу приемопередатчика перед перепрограммированием

его регистров управления. Если приемопередатчик переводится в отключенное состояние

во время передачи или приема, то перед остановкой он завершает выполняемую

операцию.

2 Целостность данных в буферах передатчика и приемника не гарантируется, если

установился флаг BRK (разрыв линии), или если программное обеспечение произвело

остановку приемопередатчика после его повторного перевода в разрешенное состояние.

15.2 Интерфейс прямого доступа к памяти

Приемопередатчик оснащен интерфейсом подключения к контроллеру прямого

доступа к памяти. Работа в данном режиме контролируется регистром управления

DMACR. Интерфейс DMA включает в себя шесть сигналов.

RXDMASREQ (для приема) - запрос передачи отдельного символа, инициируемый

приемопередатчиком. Размер символа в режиме приема данных - до 12 бит. Сигнал

переводится в активное состояние в случае, если буфер приемника содержит, по меньшей

мере, один символ.

RXDMABREQ (для приема) - запрос блочного обмена данными, инициируемый

приемопередатчиком. Сигнал переходит в активное состояние в случае, если заполнение

буфера приемника превысило заданный порог. Порог программируется индивидуально

для каждого буфера посредством полей регистра IFLS.

RXDMACLR (для приема) - сброс запроса на DMA, инициируемый

приемопередатчиком. В случае если был запрошен блочный обмен данными, сигнал

сброса формируется в ходе передачи последнего символа данных в блоке.

TXDMASREQ (для передачи) - запрос передачи отдельного символа, инициируемый

приемопередатчиком. Размер символа в режиме передачи данных - до восьми бит. Сигнал

переводится в активное состояние в случае, если буфер передатчика содержит, по

меньшей мере, одну свободную ячейку.

TXDMABREQ (для передачи) - запрос блочного обмена данными, инициируемый

приемопередатчиком. Сигнал переводится в активное состояние в случае, если заполнение

буфера передатчика ниже заданного порога. Порог программируется индивидуально для

каждого буфера посредством полей регистра IFLS.

TXDMACLR (для передачи) - сброс запроса на DMA, инициируемый контроллером

DMA с целью сброса принятого запроса. В случае если был запрошен блочный обмен

данными, сигнал сброса формируется в ходе передачи последнего символа данных в

блоке.

Сигналы блочного и одноэлементного обмена данными не являются взаимно

исключающими, они могут быть инициированы одновременно. Например, в случае, если

заполнение данными буфера приемника превышает пороговое значение, формируется как

сигнал запроса одноэлементного обмена, так и сигнал запроса блочного обмена данными.

В случае, если количество данных в буфере приема меньше порогового значения,

формируется только запрос одноэлементного обмена. Это бывает полезно в ситуациях,

при которых объем данных меньше размера блока.

Пусть, например, нужно принять

19 символов, а порог заполнения буфера

установлен равным четырем. Тогда контроллер DMA осуществит четыре передачи блоков

по четыре символа, а оставшиеся три символа передаст в ходе трех одноэлементных

обменов, поскольку для них блок UART не может инициировать процедуру блочного

обмена.

Каждый инициированный приемопередатчиком сигнал запроса DMA остается

активным до момента его сброса соответствующим сигналом DMACLR.

После снятия сигнала сброса модуль приемопередатчика вновь получает

возможность сформировать запрос на DMA в случае выполнения описанных выше

условий. Все запросы DMA снимаются после запрета работы приемопередатчика, а также

в случае установки в ноль бита управления DMATXDMAE или RXDMAE в регистре

управления DMACR.

В случае запрета буферов устройство способно передавать и принимать только

одиночные символы и, как следствие, контроллер может инициировать DMA только в

одноэлементном режиме. При этом модуль в состоянии формировать только сигналы

управления RXDMASREQ и TXDMASREQ.

Когда буферы включены, обмен данными может производиться в ходе как

одноэлементных, так и блочных передач данных, в зависимости от установленной

величины порога заполнения буферов и их фактического заполнения.

В таблице 15.1 указаны значения параметров срабатывания запросов блочного

обмена RXDMABREQ и TXDMABREQ в зависимости от порога заполнения буфера.

Таблица 15.1 - Параметры срабатывания запросов блочного обмена данными в режиме

DMA

Количество незаполненных

Количество заполненных ячеек

Пороговый уровень

ячеек буфера передатчика

буфера приемника

1/8

1/4

1/2

3/4

7/8

В регистре управления DMACR предусмотрен бит DMAONERR, который позволяет

запретить DMA от приемника в случае активного состояния линии прерывания по

обнаружению ошибки EINTR. При этом соответствующие линии запроса DMA

RXDMASREQ и RXDMABREQ переводятся в неактивное состояние (маскируются) до

сброса EINTR. На линии запроса DMA обслуживающие передатчик состояние EINTR не

влияет.

15.3 Прерывания

В модуле предусмотрено 5 маскируемых источников прерываний.

Сигналы запросов на прерывания:

- RXINTR - от приемного FIFO;

- TXINTR - от передающего FIFO;

- RTINTR - по таймауту приемника;

- TDINTR - по окончанию передачи в линии;

- EINTR - по ошибке.

Каждый из сигналов может быть маскирован путем установки соответствующего

бита в регистре маски IMSC.

Источник прерывания также можно определить, считав состояние регистра RIS или

регистра MIS (маскированные прерывания). Сброс прерывания осуществляется

программно путём установки соответствующего бита в регистре ICR.

RXINTR

Запрос возникает в случае обнаружения одного из событий:

- буфер приемника в режиме FIFO и его заполнение достигло заданного порогового

значения;

- буфер приемника имеет одну ячейку (режим FIFO запрещен) и принят один кадр

данных.

Линия прерывания переходит в высокое состояние и удерживается в нем до тех пор,

пока из буфера не будет прочитан как минимум один байт или выполнен программный

сброс прерывания (регистр ICR).

TXINTR

Запрос возникает в случае обнаружения одного из событий:

- буфер передатчика в режиме FIFO и его опустошение достигло заданного

порогового значения;

- буфер передатчика имеет одну ячейку (режим FIFO запрещен) и пуст.

Линия прерывания переходит в высокое состояние и удерживается в нем до тех пор,

пока в буфер не будет записан как минимум один байт или выполнен программный сброс

прерывания.

Запись данных в буфер передатчика допускается как перед разрешением работы

приемопередатчика и прерываний, так и после разрешения.

Примечание

- Прерывание передатчика работает по фронту, а не по уровню

сигнала. В случае, если работа приемопередатчика и прерывания от него разрешена до

осуществления записи данных в буфер передатчика, прерывание не формируется.

Прерывание возникает только при опустошении буфера.

TDINTR

Запрос возникает в случае окончания передачи в линии.

RTINTR

Запрос возникает в случае, если буфер приемника не пуст и на вход приемника не

поступало новых данных в течение периода времени, необходимого для передачи 32 бит.

Прерывание сбрасывается после считывания данных из буфера приемника до его

опустошения или программно.

EINTR

Запрос возникает в случае ошибки при приеме данных. Оно может быть вызвано:

- ошибкой в структуре кадра;

- ошибкой контроля четности;

- разрывом линии;

- переполнением буфера приемника.

На NVIC заведено 4 линии прерываний:

- UART_RX_INT - запрос RXINTR;

- UART_TX_INT - запрос TXINTR;

- UART_TD_INT - запрос TDINTR;

- UART_E_RT_INT - объединенные по ИЛИ запросы RTINTR и EINTR.

15.4 Программирование

Для программирования рекомендуется следующая последовательность действий:

- запретить работу приемопередатчика;

- дождаться окончания приема и/или передачи текущего байта данных;

- сбросить буфер передатчика посредством сброса бита FEN регистра LCRH;

- изменить настройки регистра CR;

- разрешить работу приемопередатчика.

16 Контроллер интерфейса SPI

Контроллер интерфейса SPI реализует интерфейс последовательной синхронной

связи в режиме ведущего (мастера) и ведомого устройства и обеспечивает обмен данными

с подключенным ведомым или ведущим периферийным устройством в соответствии с

одним из трех протоколов фирм Motorola, National Semiconductor, Texas Instruments.

Последовательный синхронный интерфейс SPI фирмы Motorola обеспечивает

полнодуплексный обмен данными по четырехпроводной линии и программное задание

фазы и полярности тактового сигнала.

Интерфейс Microwire фирмы National Semiconductor обеспечивает полудуплексный

обмен данными с использованием 8-битных управляющих последовательностей.

Интерфейс SSI фирмы Texas Instruments обеспечивает полнодуплексный обмен

данными по четырехпроводной линии и возможность перевода линии передачи данных в

третье (высокоимпедансное) состояние.

Выбор интерфейса осуществляется посредством поля FRF регистра CR0.

В режиме мастера и в режиме ведомого устройства контроллер SPI обеспечивает:

- передачу данных, размещенных в буфере передатчика (восемь 16-разрядных

ячеек);

- прием данных и размещение их в буфере приемника (восемь 16-разрядных ячеек).

Контроллер формирует сигналы прерываний по следующим событиям:

- необходимость обслуживания буферов приемника и/или передатчика;

- переполнение буфера приемника;

- наличие данных в буфере приемника по истечении времени таймаута.

Основные характеристики:

- программное управление скоростью обмена;

- программируемая длительность информационного кадра от 4 до 16 бит;

- независимое маскирование прерываний от буферов передатчика и приемника;

- поддержка прямого доступа к памяти (DMA).

16.1 Структура контроллера SPI

Упрощенная функциональная схема контроллера SPI с блоком синхронизации

показана на рисунке 16.1.

Рисунок 16.1 - Упрощенная функциональная схема контроллера SPI

Синхронизация

Тактирование контроллера SPI осуществляется тактовым сигналом SPICLK,

который формируется на основе одного из четырех базовых синхросигналов (см. раздел 4

«Система тактирования микроконтроллера»).

Существует ограничение на соотношение между тактовыми частотами PCLK и

SPICLK:

SPICLK ≤ PCLK.

В режиме мастера на основе сигнала SPICLK посредством двух последовательно

стоящих делителей формируется сигнал тактирования передачи и приема данных с

частотой Fspi_sck, которую можно вычислить по формуле

Fspi_sck = Fspiclk/(CPSDVSR×(1+SCR)),

где - Fspiclk - частота входного синхросигнала SPICLK;

CPSDVSR - коэффициент первого делителя частоты (задается в регистре SPSR);

SCR - коэффициент второго делителя частоты (задается в регистре CR0).

Сформирований синхросигнал подается на вывод SPI_SCK микроконтроллера и

далее к подключенным внешним ведомым устройствам.

В режиме ведомого значения коэффициентов делителей не важны. Внешний

синхросигнал подается на вывод SPI_SCK и тактирует прием и передачу данных.

Для корректной работы всегда должны соблюдаться условия:

- в режиме мастера для формируемого синхросигнала

Fspi_sck ≤ PCLK/2;

- в режиме ведомого для входящего внешнего синхросигнала

Fspi_sck ≤ PCLK/12.

Буферы приема и передачи

Для хранения передаваемых и принятых данных в контроллере SPI имеются два

16-разрядных буфера, организованных по типу FIFO. Каждый буфер может хранить до

восьми слов данных. Буфер для передаваемых данных доступен только для записи, а

буфер принятых данных - только для чтения.

Данные для передачи записываются в буфер через регистр DR. Допускается заранее

заполнить буфер или записывать в него данные в течение работы контроллера. Состояние

буфера можно контролировать с помощью битов TNF и TFE регистра SR. Если

контроллер выключен (сброшен бит SSE регистра CR1), то запись в регистр DR приведет

к тому, что данные будут размещены в буфере и будут переданы после включения

контроллера. Если контроллер включен и выбран режим мастера, то в случае отсутствия

данных в буфере запись в регистр DR приведет к немедленному началу передачи. Если

запись данных в регистр DR происходит во время текущей передачи, то данные

размещаются в буфере.

Полученные данные автоматически сохраняются в буфере принятых данных.

Извлечь данные из буфера возможно чтением регистра DR. Состояние буфера можно

контролировать с помощью битов RFFF и RNE регистра SR.

Размер передаваемого кадра данных может быть от 4 до 16 бит, что задается полем

DSS регистра CR0. Если выбран размер кадра менее 16 бит, данные выравниваются по

правой границе; неиспользуемые биты игнорируются.

100

16.2 Интерфейс прямого доступа к памяти

Контроллер SPI имеет интерфейс подключения к контроллеру прямого доступа к

памяти. Работа в данном режиме контролируется регистром DMACR.

Сигналы для приема:

- RXDMASREQ - запрос

передачи

отдельного

слова,

инициируется

приемопередатчиком. Сигнал переводится в активное состояние в случае, если буфер

приемника содержит, по меньшей мере, одно слово;

- RXDMABREQ - запрос

блочного

обмена

данными,

инициируется

приемопередатчиком. Сигнал переходит в активное состояние в случае, если заполнение

буфера приемника превысило заданный порог. Порог программируется индивидуально

посредством поля RXIFLSEL регистра CR1.

- RXDMACLR - сброс запроса на DMA, инициируется контроллером DMA с целью

сброса принятого запроса. В случае если был запрошен пакетный обмен данными, сигнал

сброса формируется в ходе передачи последнего слова данных в пакете.

Сигналы для передачи:

- TXDMASREQ - запрос

передачи

отдельного

слова,

инициируется

приемопередатчиком. Сигнал переводится в активное состояние в случае, если буфер

передатчика содержит, по меньшей мере, одну свободную ячейку;

- TXDMABREQ - запрос

блочного

обмена

данными,

инициируется

приемопередатчиком. Сигнал переводится в активное состояние в случае, если заполнение

буфера передатчика ниже заданного порога. Порог программируется индивидуально

посредством поля TXIFLSEL регистра CR1.

- TXDMACLR - сброс запроса на DMA, инициируется контроллером DMA с целью