МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1921ВК035. Руководство пользователя

Продолжение таблицы А.3.32

Поле

Бит

Описание

TXEN0

Бит разрешения передачи фрейма

Запрещено

Передача фрейма разрешена.

Объект сообщения n может участвовать в передаче, только если

установлены оба бита - TXEN0 и TXEN1.

Контроллер CAN использует бит TXEN1 для выбора активного

объекта передачи сообщения из FIFO.

Можно программно очищать бит TXEN0 для запрета передачи

сообщения, которое в настоящий момент формируется, или для

запрета автоматической передачи в ответ на удаленный запрос

TXRQ

Бит инициации передачи

Нет действий

Установка бита инициирует передачу фрейма из объекта

сообщения n. Инициация передачи фрейма возможна только в

случае, если установлены биты TXRQ, TXEN0, TXEN1 и

MSGVAL. Также бит TXRQ устанавливается аппаратно при

получении фрейма удаленного запроса.

Бит сбрасывается аппаратно при успешном завершении передачи

и если при этом не был повторно программно установлен бит

NEWDAT

RXEN

Бит разрешения приема

Запрещено

Объект сообщения может принимать сообщения

Состояние бита учитывается только при фильтрации принимаемых

сообщений

RTSEL

Индикатор возможности приема/передачи

Объект сообщения не может принимать/передавать сообщения

Объект сообщения может принимать/передавать сообщения

Прием фрейма.

Бит RTSEL устанавливается аппаратно после того, как выбран объект

сообщения n для сохранения только что принятого фрейма. Прежде,

чем записать принятые данные в объект сообщения n, аппаратная

часть проверяет состояние бита RTSEL. ЦПУ может сбрасывать этот

бит, чтобы запретить запись принятого фрейма в объект сообщения n.

Передача фрейма.

Бит RTSEL устанавливается аппаратно после того, как выбран

следующий объект сообщения n для передачи фрейма. Аппаратная

часть перед началом передачи проверяет: установлен ли бит RTSEL и

сброшен ли бит NEWDAT. Бит RTSEL должен оставаться

установленным до окончания передачи. Проверка состояния бита

RTSEL производится только при попытке изменения содержимого

объекта сообщения n во избежание одновременного выполнения

операций передачи фрейма и его изменения. Бит не участвует в

фильтрации сообщений, и не сбрасывается аппаратно

MSGVAL

Бит активности объекта сообщения n

Не активен

Активен

Только те объекты сообщений, для которых установлен этот бит,

могут использоваться для операций приема и передачи

253

Продолжение таблицы А.3.32

Поле

Бит

Описание

MSGLST

Бит потери сообщения

Ни одно сообщение не потеряно

Принятое сообщение потеряно вследствие того, что контроллер

CAN попытался установить бит NEWDAT по окончании приема

сообщения при том, что флаг NEWDAT уже был установлен ранее

после записи другого сообщения

NEWDAT

Индикатор новых данных

С момента сброса бита NEWDAT никаких изменений объекта

сообщения n не обнаружено

Объект сообщения был изменен.

Бит устанавливается аппаратно после того, как принятое

сообщение было сохранено в объекте сообщения n.

Бит сбрасывается аппаратно после начала передачи объекта

сообщения n. Бит NEWDAT следует устанавливать программно

после того, как новые данные для передачи будут сохранены в

объекте сообщения n для предотвращения автоматического сброса

бита TRXQ в конце текущей передачи

RXUPD

Индикатор изменений

Нет текущих изменений

Идентификатор сообщения, поле длины данных DLC и данные в

объекте сообщения изменяются

TXPND

Индикатор окончания передачи

Переданных сообщений нет

Сообщение объекта n было успешно передано

RXPND

Индикатор окончания приема

Принятых сообщений нет

Сообщение было успешно принято объектом сообщения n

(напрямую или через шлюз). Бит должен сбрасываться программно

254

A.4 Регистры контроллера флеш-памяти

Базовые адреса и смещения

Таблица A.4.1 - Базовый адрес контроллера флеш-памяти

Адрес

Название

Описание

40030000h

MFLASH

Базовый адрес регистров контроллера флеш-памяти

Таблица A.4.2 - Смещение массивов регистров MFLASH относительно базового

адреса

Смещение

Название

Описание

004h

DATA

Смещение массива регистров данных

ADDR - регистр адреса флеш-памяти

Таблица А.4.3 - Структура регистра ADDR

Смещение: 00h

Сброс: 00000000h

Поле

Биты

Описание

VAL

31-0

Адрес, используемый при командах записи, чтения и

постраничного стирания

DATA - массив регистров данных флеш-памяти

Таблица А.4.4 - Структура регистров данных флеш-памяти DATAx (x=0…1)

Смещение: DATA + 4*x

Сброс: FFFFFFFFh

Поле

Биты

Описание

VAL

31-0

32-разрядные регистры слов данных. Все слова данных должны быть

загружены в регистры до установки бита команды записи. Читаемые

данные будут доступны в регистрах после сброса флага BUSY.

255

CMD - регистр команд флеш-памяти

Таблица А.4.5 - Структура регистра CMD

Смещение: 24h

Сброс: DEC00000h

Поле

Бит

Описание

KEY

31-

Код запуска команды.

Все команды для вступления в силу должны сопровождаться

записью в поле KEY значения C0DEh.

Команды должны выполняться по одной, т. е. запись следующей

команды разрешена, только после завершения предыдущей. При

одновременной записи нескольких команд будет выполнена та,

номер бита которой меньше.

Чтение поля KEY всегда возвращает DEC0h.

NVRON

Бит модификации команды для работы с NVR областью

Команда выполняется для основной области флеш-памяти

Команда выполняется для NVR области флеш-памяти

ERALL

Бит активации команды полного стирания области

ERSEC

Бит активации команды стирания страницы области. Адрес

страницы вычисляется на основе значения регистра ADDR.

Бит активации команды записи данных DATA0, DATA1 по адресу

ADDR в области

Бит активации команды чтения данных в DATA0, DATA1 по

адресу ADDR в области

15-9,

Зарезервировано

7-4

STAT - регистр статуса флеш-памяти

Таблица А.4.6 - Структура регистра STAT

Смещение: 28h

Сброс: 00000000h

256

Окончание таблицы А.4.6

Поле

Бит

Описание

IRQF

Флаг прерывания по окончанию выполнения команды.

Устанавливается только если бит IRQEN установлен.

Нет информации

Команда выполнена

Сбрасывается записью «1».

BUSY

Статус работы контроллера флеш-памяти

Нет активной команды

Выполняется команда

Примечание - В связи с особенностями пересинхронизации, при

работе на высоких частотах ядра необходимо добавлять задержку

между записью регистра CMD и чтением флага BUSY, например, 5

NOP команд.

31-2

Зарезервировано

CTRL - регистр настройки контроллера флеш-памяти

Таблица А.4.7 - Структура регистра CTRL

Смещение: 2Ch

Сброс: 00010000h

Поле

Бит

Описание

LAT

19-16

Поле задания количества дополнительных тактов ожидания

при чтении из флеш

DFLUSH

Бит запуска очистки кэша данных

Нет реакции

Запуск очистки

IFLUSH

Бит запуска очистки кэша инструкций

Нет реакции

Запуск очистки

IRQEN

Бит управления прерыванием по завершению выполнения

команды регистра CMD

Нет реакции

Прерывание разрешено

DCEN

Бит управления кэшем данных

Кэш выключен

Кэш включен

ICEN

Бит управления кэшем инструкций

Кэш выключен

Кэш включен

257

Окончание таблицы А.4.7

Поле

Бит

Описание

PEN

Бит управления предвыборкой

Предвыборка выключена

Предвыборка включена

–

31-20,

Зарезервировано

15-10,

7-5, 3

CTEST - регистр управления тестированием кэша

Таблица А.4.8 - Структура регистра CTEST

Смещение: 30h

Сброс: 00000000h

Поле

Бит

Описание

DCTEN

Бит запуска тестирования кэша данных

Нет реакции

Запуск тестирования

ICTEN

Бит запуска тестирования кэша инструкций

Нет реакции

Запуск тестирования

–

31-2

Зарезервировано

ICSTAT - регистр статуса кэша инструкций

Таблица А.4.9 - Структура регистра ICSTAT

Смещение: 34h

Сброс: 00000000h

Поле

Бит

Описание

FAIL

Флаг устанавливается при ошибке в процессе тестирования

кэша данных. Сбрасывается при каждом запуске процесса.

Флаг устанавливается при успешном завершении процесса

тестирования кэша данных. Сбрасывается при каждом

запуске процесса.

258

Окончание таблицы А.4.9

Поле

Бит

Описание

BUSY

Флаг устанавливается при запуске команды тестирования

или очистки кэша данных, сбрасывается после их окончания

31-3

Зарезервировано

DCSTAT - регистр статуса кэша данных

Таблица А.4.10 - Структура регистра DCSTAT

Смещение: 38h

Сброс: 00000000h

Поле

Бит

Описание

FAIL

Флаг устанавливается при ошибке в процессе тестирования

кэша инструкций. Сбрасывается при каждом запуске

процесса.

Флаг устанавливается при успешном завершении процесса

тестирования кэша инструкций. Сбрасывается при каждом

запуске процесса.

BUSY

Флаг устанавливается при запуске команды тестирования

или очистки кэша инструкций, сбрасывается после их

окончания

31-3

Зарезервировано

BDIS - регистр управления загрузкой

Таблица А.4.11 - Структура регистра BDIS

Смещение: 78h

Сброс: 00000000h

259

Окончание таблицы А.4.11

Поле

Бит

Описание

BMDIS

Бит отключения старта из загрузчоной памяти после

следующего программного сброса. Оказывает влияние

только если в CFGWORD активирован старт из загрузочной

области.

Старт из загрузочной области будет происходить каждый

раз после любого из сбросов

Старт из загрузочной области будет происходить только

при внешнем или POR сбросе. Программный сброс будет

приводить к загрузке из основной области.

31-1

Зарезервировано

260

A.5 Регистры блока управления системой

Базовые адреса и смещения

Таблица A.5.1 - Базовый адрес блока управления системой

Адрес

Название

Описание

40040000h

SIU

Базовый адрес регистров блока управления системой

PWMSYNC - регистр настройки синхронизации PWM

Таблица А.5.2 - Структура регистра PWMSYNC

Смещение: 010h

Сброс: 00000000h

Поле

Биты

Описание

PRESCRST

10-8

Биты сброса счетчиков предварительных делителей блоков

ШИМ.

Нулевой бит поля сбрасывает счетчик блока

ШИМ0, второй бит - сбрасывает счетчик блока ШИМ2

Счетчик в сбросе

Счет разрешен

31-11,

Зарезервировано

7-0

SERVCTL - регистр настройки сервисного режима

Таблица А.5.3 - Структура регистра SERVCTL

Смещение: 014h

Сброс: 00000000h

Поле

Биты

Описание

SERVEN

Статус активности сервисного режима

Обычный режим работы

Во время сброса была прочитана 1 с пина SERVEN, активирован

сервисный режим

261

Окончание таблицы А.5.3

Поле

Биты

Описание

DONE

Флаг завершения команды сервисного стирания

Команда не завершена

Команда завершена

CHIPCLR

Активация полного стирания

Нет реакции

Запуск стирания

30-2

Зарезервировано

CLKOUTCTL - регистр настройки выдачи тактового сигнала

Таблица А.5.4 - Структура регистра CLKOUTCTL

Смещение: 018h

Сброс: 00000000h

Поле

Биты

Описание

CLKOUTEN

Бит включения функции выдачи тактового сигнала на пине

SERVEN

Выключен

Включен

31-1

Зарезервировано

REMAPAF - регистр переключения альтернативных функций

Таблица А.5.5 - Структура регистра REMAPAF

Смещение: 01Ch

Сброс: 00000000h

Поле

Биты

Описание

ECAP2EN

Включение функции блока ECAP2 на GPIOA[6]

Выключена

Включена

ECAP1EN

Включение функции блока ECAP1 на GPIOA[5]

Выключена

Включена

262

Окончание таблицы А.5.5

Поле

Биты

Описание

ECAP0EN

Включение функции блока ECAP0 на GPIOA[4]

Выключен

Включена

QEPEN

Включение функций блока QEP на GPIOB[13:10]

Выключены

Включены

31-4

Зарезервировано

DMAMUX - регистр настройки конфигурируемых каналов DMA

Таблица А.5.6 - Структура регистра DMAMUX

Смещение: 020h

Сброс: 00000000h

Поле

Биты

Описание

SRCSEL15

Выбор источника для канала 15 DMA

Запрос от PWM2 канал A

Нет аппаратного источника

SRCSEL14

Выбор источника для канала 14 DMA

Запрос от PWM1 канал A

Нет аппаратного источника

SRCSEL13

Выбор источника для канала 13 DMA

Запрос от PWM0 канал A

Нет аппаратного источника

SRCSEL12

Выбор источника для канала 12 DMA

Запрос от TMR3

Запрос от PWM2 канал B

SRCSEL11

Выбор источника для канала 11 DMA

Запрос от TMR2

Запрос от PWM1 канал B

SRCSEL10

Выбор источника для канала 10 DMA

Запрос от TMR1

Запрос от PWM0 канал B

SRCSEL9

Выбор источника для канала 9 DMA

Запрос от TMR0

Запрос от GPIOB

SRCSEL8

Выбор источника для канала 8 DMA

Запрос от QEP

Запрос от GPIOA

263

A.6 Регистры системы управления тактированием и сбросом

Базовые адреса и смещения

Таблица A.6.1 - Базовый адрес системы управления тактированием и сбросом

Адрес

Название

Описание

40041000h

RCU

Базовый адрес регистров системы управления

тактированием и сбросом

Таблица A.6.2 - Смещение массивов регистров RCU относительно базового адреса

Смещение

Название

Описание

060h

UARTCFG

Смещение массива регистров настройки тактирования

UART

OSICFG - регистр конфигурации внутреннего осциллятора

Таблица А.6.3 - Структура регистра OSICFG

Смещение: 000h

Сброс: 02200001h

Поле

Биты

Описание

CAL

25-16

Значение для подстройки частоты внутреннего осциллятора

Включение внутреннего осциллятора

Выключен

Включен

–

31-26,

Зарезервировано

15-1

OSECFG - регистр конфигурации внешнего осциллятора

Таблица А.6.4 - Структура регистра OSECFG

Смещение: 004h

Сброс: 00000003h

265

Окончание таблицы А.6.4

Поле

Биты

Описание

Включение внешнего осциллятора

Выключен

Включен

XOEN

Разрешение вывода XO_OSC от внешнего осциллятора

Запрещен

Разрешен

–

31-2

Зарезервировано

PLLCFG - регистр конфигурации PLL

Таблица А.6.5 - Структура регистра PLLCFG

Смещение: 008h

Сброс: 00000102h

Поле

Биты

Описание

LOCK

Устанавливается, если PLL стабильно

OUTEN

Разрешение вывода частоты с PLL

BYPASS

Режим сквозного прохождения тактового сигнала, когда Fout=Fin

REFSRC

Выбор источника входной частоты Fin

Внешний тактовый сигнал OSECLK

Внутренний тактовый сигнал OSICLK

17-16

Коэффициент деления выходного сигнала PLL (1, ½, ¼, 1/8)

13-8

Коэффициент деления N_PLL (1 ≤ N ≤ 63)

7-0

Коэффициент деления M_PLL (2 ≤ M ≤ 63)

–

31-29,

Зарезервировано

25,

23-21,

19-18,

15-14

266

PLLDIV - регистр внешнего делителя PLL

Таблица А.6.6 - Структура регистра PLLDIV

Смещение: 00Ch

Сброс: 00000000h

Поле

Биты

Описание

DIV

13-8

Коэффициент выходного делителя PLL, вычисляемый как DIV+1

DIVEN

Бит разрешения выходного делителя PLL

–

31-14,

Зарезервировано

7-1

SYSCLKCFG - регистр конфигурации системного тактового сигнала

Таблица А.6.7 - Структура регистра SYSCLKCFG

Смещение: 010h

Сброс: 00000000h

Поле

Биты

Описание

SECEN

Бит включения системы слежения за тактовым сигналом

SYSSEL

1-0

Выбор источника системного тактового сигнала

Тактовый сигнал OSICLK

Тактовый сигнал OSECLK

Тактовый сигнал с выхода PLL

Тактовый сигнал после внешнего делителя PLL

–

31-17,

Зарезервировано

15-2

267

SYSCLKSTAT - регистр статуса системного тактового сигнала

Таблица А.6.8 - Структура регистра SYSCLKSTAT

Смещение: 014h

Сброс: C1000000h

Поле

Биты

Описание

PLLDIV

Флаг ставиться при наличии тактового сигнала на выходе

CLKGOOD

внешнего делителя PLL

PLLCLKGOOD

Флаг ставиться при наличии тактового сигнала на выходе PLL

OSECLKGOOD

Флаг ставиться при наличии выбранного тактового сигнала

OSECLK

PLLDIV

Флаг ставиться при отсутствии тактового сигнала на выходе

CLKFAIL

внешнего делителя PLL

PLLCLKFAIL

Флаг ставиться при отсутствии тактового сигнала на выходе PLL

OSECLKFAIL

Флаг ставиться при отсутствии выбранного тактового сигнала

OSECLK

SYSFAIL

Флаг ошибки при пропадании тактового сигнала, выбранного

системным

BUSY

Флаг занятости блока RCU, например во время смены тактового

сигнала

SYSSTAT

1-0

Текущий источник системного тактового сигнала

Тактовый сигнал OSICLK

Тактовый сигнал OSECLK

Тактовый сигнал с выхода PLL

Тактовый сигнал после внешнего делителя PLL

–

31-28,

Зарезервировано

24-20,

16-9,

7-5,

3-2

268

SECPRD - регистр слежения за состоянием системного тактового сигнала

Таблица А.6.9 - Структура регистра SECPRD

Смещение: 018h

Сброс: FFFFFF00h

Поле

Биты

Описание

PLLDIVCLK

31-24

Максимальное значение счетчика периодов для детектирования

пропадания сигнала PLLDIVCLK

PLLCLK

23-16

Максимальное значение счетчика периодов для детектирования

пропадания сигнала PLLCLK

OSECLK

15-8

Максимальное значение счетчика периодов для детектирования

пропадания сигнала OSECLK

7-0

Зарезервировано

SYSRSTCFG - регистр настройки системного сброса

Таблица А.6.10 - Структура регистра SYSRSTCFG

Смещение: 01Ch

Сброс: 00000000h

Поле

Биты

Описание

LOCKUPEN

Установка бита разрешает сброс, когда процессор в состоянии

LOCKUP

31-1

Зарезервировано

269

SYSRSTSTAT - регистр статуса системного сброса

Таблица А.6.11 - Структура регистра SYSRSTSTAT

Смещение: 020h

Сброс: 00000001h

Поле

Биты

Описание

LOCKUP

Бит ставится, если последний сброс произошел из-за LOCKUP

процессора

SYSRST

Бит ставится, если последний сброс произошел из-за подачи сигнала

системного сброса

WDOG

Бит ставится, если последний сброс произошел из-за блока

сторожевого таймера

POR

Бит ставится, если последний сброс произошел из-за срабатывания

схемы POR

31-4

Зарезервировано

INTEN - регистр разрешения прерываний

Таблица А.6.12 - Структура регистра INTEN

Смещение: 024h

Сброс: 00000000h

Поле

Биты

Описание

LOCK

Разрешение прерывания по сигналу LOCK

PLLDIVCLKGOOD

Разрешение прерывания при появлении стабильного

тактового сигнала на выходе внешнего делителя PLL

PLLCLKGOOD

Разрешение прерывания при появлении стабильного

тактового сигнала на выходе PLL

OSECLKGOOD

Разрешение прерывания при появлении стабильного

выбранного тактового сигнала OSECLK

PLLDIVCLKFAIL

Разрешение прерывания при пропадании стабильного

тактового сигнала на выходе внешнего делителя PLL

PLLCLKFAIL

Разрешение прерывания при пропадании стабильного

тактового сигнала на выходе PLL

270

Окончание таблицы А.6.12

Поле

Биты

Описание

OSECLKFAIL

Разрешение прерывания при пропадании стабильного

выбранного тактового сигнала OSECLK

31-17,

Зарезервировано

15-12,

8-4, 0

INTSTAT - регистр статуса прерываний

Таблица А.6.13 - Структура регистра INTSTAT

Смещение: 028h

Сброс: 00000000h

Поле

Биты

Описание

SYSFAIL

Флаг ставится при попытке перейти на отсутствующий

источник тактирования (прерывание, выставляющее

данный флаг соответствует вектору NMI)

LOCK

Флаг прерывания по сигналу LOCK

PLLDIVCLKGOOD

Флаг прерывания при появлении стабильного тактового

сигнала на выходе внешнего делителя PLL

PLLCLKGOOD

Флаг прерывания при появлении стабильного тактового

сигнала на выходе PLL

OSECLKGOOD

Флаг прерывания при появлении стабильного выбранного

тактового сигнала OSECLK

PLLDIVCLKFAIL

Флаг прерывания при пропадании стабильного тактового

сигнала на выходе внешнего делителя PLL

PLLCLKFAIL

Флаг прерывания при пропадании стабильного тактового

сигнала на выходе PLL

OSECLKFAIL

Флаг прерывания при пропадании стабильного выбранного

тактового сигнала OSECLK

31-17,

Зарезервировано

15-12,

8-4, 0

271

TRACECFG - регистр настройки интерфейса трассировки

Таблица А.6.14 - Структура регистра TRACECFG

Смещение: 02Ch

Сброс: 00000001h

Поле

Биты

Описание

DIVN

29-24

Коэффициент деления входной частоты интерфейса трассировки.

Результирующий коэффициент деления N = 2×(DIVN+1).

DIVEN

Разрешение делителя входной частоты интерфейса трассировки

CLKSEL

9-8

Выбор источника входной частоты интерфейса трассировки

OSICLK

OSECLK

PLLCLK

PLLDIVCLK

CLKEN

Разрешение тактирования

–

31-30,

Зарезервировано

23-17,

15-10,

7-1

CLKOUTCFG - регистр настройки выходного тактового сигнала

Таблица А.6.15 - Структура регистра CLKOUTCFG

Смещение: 030h

Сброс: 00000000h

Поле

Биты

Описание

DIVN

26-24

Коэффициент деления выходного сигнала.

Результирующий коэффициент деления N = 2×(DIVN+1).

DIVEN

Разрешение делителя выходного сигнала

CLKSEL

9-8

Выбор источника выходного сигнала

OSICLK

OSECLK

PLLCLK

PLLDIVCLK

272

Окончание таблицы А.6.15

Поле

Биты

Описание

CLKEN

Разрешение выходного сигнала

–

31-27,

Зарезервировано

23-17,

15-10,

7-1

WDTCFG - регистр настройки сторожевого таймера

Таблица А.6.16 - Структура регистра WDTCFG

Смещение: 034h

Сброс: 03010000h

Поле

Биты

Описание

DIVN

29-24

Коэффициент деления входного сигнала.

Результирующий коэффициент деления N = 2×(DIVN+1).

DIVEN

Разрешение делителя входного сигнала

CLKSEL

9-8

Выбор источника тактового сигнала

OSICLK

OSECLK

PLLCLK

PLLDIVCLK

RSTDIS

Снятие сигнала сброса. Когда сигнал в нуле, блок в состоянии сброса

CLKEN

Разрешение тактирования

–

31-30,

Зарезервировано

23-17,

15-10,

7-5,

3-1

Примечание - Частота тактирования сторожевого таймера должна быть как

минимум в 2 раза ниже системной.

273

UARTCFG - массив регистров настройки UART

Таблица А.6.17 - Структура регистров свободного списка UARTCFGx (x=0…1)

Смещение: UARTCFG + 4*x

Сброс: 00000000h

Поле

Биты

Описание

DIVN

29-24

Коэффициент деления входного сигнала.

Результирующий коэффициент деления N = 2×(DIVN+1).

DIVEN

Разрешение делителя входного сигнала

CLKSEL

9-8

Выбор источника тактового сигнала

OSECLK

PLLCLK

PLLDIVCLK

OSICLK

RSTDIS

Снятие сигнала сброса. Когда сигнал в нуле, блок в состоянии

сброса.

CLKEN

Разрешение тактирования

–

31-30,

Зарезервировано

23-17,

15-10,

7-5,

3-1

SPICFG - регистр настройки SPI

Таблица А.6.18 - Структура регистра SPICFG

Смещение: 080h

Сброс: 00000000h

Поле

Биты

Описание

DIVN

29-24

Коэффициент деления входного сигнала.

Результирующий коэффициент деления N = 2×(DIVN+1).

DIVEN

Разрешение делителя входного сигнала

274

Окончание таблицы А.6.18

Поле

Биты

Описание

CLKSEL

9-8

Выбор источника тактового сигнала

OSECLK

PLLCLK

PLLDIVCLK

OSICLK

RSTDIS

Снятие сигнала сброса. Когда сигнал в нуле, блок в состоянии

сброса.

CLKEN

Разрешение тактирования

–

31-30,

Зарезервировано

23-17,

15-10,

7-5,

3-1

ADCCFG - регистр настройки АЦП

Таблица А.6.19 - Структура регистра ADCCFG

Смещение: 0A0h

Сброс: 00000000h

Поле

Биты

Описание

DIVN

29-24

Коэффициент деления входного сигнала.

Результирующий коэффициент деления N = 2×(DIVN+1).

DIVEN

Разрешение делителя входного сигнала

CLKSEL

9-8

Выбор источника тактового сигнала

OSECLK

PLLCLK

PLLDIVCLK

OSICLK

RSTDIS

Снятие сигнала сброса. Когда сигнал в нуле, блок в состоянии

сброса.

CLKEN

Разрешение тактирования

–

31-30,

Зарезервировано

23-17,

15-10,

7-5,

3-1

275

PCLKCFG - регистр разрешения тактовых сигналов APB периферийных

блоков

Таблица А.6.20 - Структура регистра PCLKCFG

Смещение: 0E0h

Сброс: 00000000h

Поле

Биты

Описание

CAP2EN

Бит разрешения тактирования блока CAP2

CAP1EN

Бит разрешения тактирования блока CAP1

CAP0EN

Бит разрешения тактирования блока CAP0

QEPEN

Бит разрешения тактирования блока QEP

I2CEN

Бит разрешения тактирования контроллера I2C

PWM2EN

Бит разрешения тактирования блока PWM2

PWM1EN

Бит разрешения тактирования блока PWM1

PWM0EN

Бит разрешения тактирования блока PWM0

TMR3EN

Бит разрешения тактирования блока TMR3

TMR2EN

Бит разрешения тактирования блока TMR2

TMR1EN

Бит разрешения тактирования блока TMR1

TMR0EN

Бит разрешения тактирования блока TMR0

–

31-12

Зарезервировано

PRSTCFG - регистр снятия сброса APB периферийных блоков

Таблица А.6.21 - Структура регистра PRSTCFG

Смещение: 0F0h

Сброс: 00000000h

Поле

Биты

Описание

CAP2EN

Бит снятия сброса блока CAP2

CAP1EN

Бит снятия сброса блока CAP1

CAP0EN

Бит снятия сброса блока CAP0

QEPEN

Бит снятия сброса блока QEP

I2CEN

Бит снятия сброса контроллера I2C

PWM2EN

Бит снятия сброса блока PWM2

276

Окончание таблицы А.6.21

Поле

Биты

Описание

PWM1EN

Бит снятия сброса блока PWM1

PWM0EN

Бит снятия сброса блока PWM0

TMR3EN

Бит снятия сброса блока TMR3

TMR2EN

Бит снятия сброса блока TMR2

TMR1EN

Бит снятия сброса блока TMR1

TMR0EN

Бит снятия сброса блока TMR0

–

31-12

Зарезервировано

HCLKCFG - регистр разрешения тактирования AHB периферийных блоков

Таблица А.6.22 - Структура регистра HCLKCFG

Смещение: 100h

Сброс: 00000000h

Поле

Биты

Описание

CAN

Бит разрешения тактирования CAN

GPIOB

Бит разрешения тактирования GPIOB

GPIOA

Бит разрешения тактирования GPIOA

–

31-3

Зарезервировано

HRSTCFG - регистр снятия сброса AHB периферийных блоков

Таблица А.6.23 - Структура регистра HRSTCFG

Смещение: 104h

Сброс: 00000000h

Поле

Биты

Описание

CAN

Бит снятия сброса CAN

GPIOB

Бит снятия сброса GPIOB

GPIOA

Бит снятия сброса GPIOA

–

31-3

Зарезервировано

277

А.7 Регистры системы управления питанием

Базовые адреса и смещения

Таблица A.7.1 - Базовый адрес системы управления питанием

Адрес

Название

Описание

40042000h

PMU

Базовый адрес регистров системы управления

питанием

CFG - регистр настройки PMU

Таблица А.7.2 - Структура регистра CFG

Сброс: 00000000h

Поле

Биты

Описание

Бит включения PMU

Выключен

Включен

31-1

Зарезервировано

PUDEL - регистр задания задержки пробуждения блоков

Таблица А.7.3 - Структура регистра PUDEL

Смещение: 04h

Сброс: xxxx0690h

Поле

Биты

Описание

VAL

15-0

Значение задержки пробуждения для периферийных блоков в

тактах OSICLK

31-16

Зарезервировано

278

PDEN - регистр управления режимом Powerdown блоков

Таблица А.7.4 - Структура регистра PDEN

Смещение: 08h

Сброс: 00000007h

Поле

Биты

Описание

OSEPD

Бит включения режима Powerdown для внешнего осциллятора

Выключен

Включен

MFLASHPD

Бит включения режима Powerdown для MFLASH

Выключен

Включен

PLLPD

Бит включения режима Powerdown для PLL

Выключен

Включен

31-3

Зарезервировано

RXEVEN - регистр разрешения событий RXEV

Таблица А.7.5 - Структура регистра RXEVEN

Смещение: 0Ch

Сброс: 00000000h

Поле

Биты

Описание

GPIOBEV

Бит разрешения выхода из режима сна по RXEV от GPIOB

Выключен

Включен

GPIOAEV

Бит разрешения выхода из режима сна по RXEV от GPIOA

Выключен

Включен

31-2

Зарезервировано

279

A.8 Регистры сторожевого таймера

Базовые адреса и смещения

Таблица A.8.1 - Базовый адрес сторожевого таймера

Адрес

Название

Описание

40043000h

WDT

Базовый адрес регистров сторожевого таймера

LOAD - регистр загрузки сторожевого таймера

Таблица А.8.2 - Структура регистра LOAD

Смещение: 000h

Сброс: FFFFFFFFh

Поле

Биты

Описание

VAL

31-0

32-разрядный регистр, хранящий начальное значение счетчика.

Когда происходит запись в этот регистр, счетчик сразу

инициируется этим новым значением. Минимальное допустимое

значение 00000001h

VALUE - регистр значения счетчика сторожевого таймера

Таблица А.8.3 - Структура регистра VALUE

Смещение: 004h

Сброс: FFFFFFFFh

Поле

Биты

Описание

VAL

31-0

32-разрядный регистр текущего значения счетчика

280

CTRL - регистр управления сторожевого таймера

Таблица А.8.4 - Структура регистра CTRL

Смещение: 008h

Сброс: 00000000h

RESEN

Бит разрешения сброса микроконтроллера по сторожевому таймеру.

Работает по функции «Логическое И» с битом INTEN регистра

WDTCTRL

Сброс бита выключает сброс

Установка включает сброс

INTEN

Бит включения счета и разрешения прерывания сторожевого таймера

Сброс бита выключает счетчик и снимает прерывание

Установка бита включает счетчик и генерирует прерывание. Если

счетчик был включен на момент установки бита, то он инициируется

значением из регистра LOAD

31-2

Зарезервировано

INTCLR - регистр сброса сторожевого таймера

Таблица А.8.5 - Структура регистра INTCLR

Смещение: 00Сh

Сброс: 00000000h

Поле

Биты

Описание

WDTCLR

31-0

32-разрядный регистр сброса сторожевого таймера.

Запись любого значения в этот регистр приводит к сбросу

прерывания сторожевого таймера и загрузке счетчика значением

из регистра LOAD.

281

RIS - регистр прерывания сторожевого таймера

Таблица А.8.6 - Структура регистра RIS

Смещение: 010h

Сброс: 00000000h

Поле

Бит

Описание

RAWWDTINT

Индикатор состояния немаскированного бита прерывания

Сброшен

Установлен

–

31-1

Зарезервировано

MIS - регистр маскированного прерывания сторожевого таймера

Таблица А.8.7 - Структура регистра MIS

Смещение: 014h

Сброс: 00000000h

Поле

Бит

Описание

WDTINT

Индикатор состояния маскированного бита прерывания.

Сигнализирует о появлении маскированного прерывания от счетчика.

Состояние бита WDTINT это «логическое И» битов RAWWDTINT и

INTEN

Сброшен

Установлен

–

31-1

Зарезервировано

282

LOCK - регистр блокировки сторожевого таймера

Таблица А.8.8 - Структура регистра LOCK

Смещение: C00h

Сброс: 00000000h

Поле

Бит

Описание

REGWRDIS

Бит запрета записи во все регистры сторожевого таймера (кроме

LOCK). Функция необходима для предотвращения отключения

сторожевого таймера сбойными программами

Разрешена (по умолчанию).

Для сброса бита следует записать в регистр LOCK значение

1ACCE551h

Запрещена. Для установки бита следует записать в регистр

LOCK любое значение, кроме 1ACCE551h

31-1

Зарезервировано

283

А.9 Регистры контроллера DMA

Базовые адреса и смещения

Таблица A.9.1 - Базовый адрес контроллера DMA

Адрес

Название

Описание

40044000h

DMA

Базовый адрес регистров DMA

STATUS - регистр статуса DMA

Таблица А.9.2 - Структура регистра STATUS

Смещение: 00h

Сброс: 0xxx0000h

Поле

Биты

Описание

CHNLS

20-16

Количество доступных каналов DMA

00h

1 канал

01h

2 канала

02h

3 канала

…

1Fh

32 канала

STATE

7-4

Текущее состояние конечного автомата управления контроллера

В покое

Чтение управляющих данных канала

Чтение указателя конца данных источника

Чтение указателя конца данных приемника

Чтение данных источника

Запись данных в приемник

Ожидание запроса на выполнение прямого доступа

Запись управляющих данных канала

Приостановлен

Выполнен

Режим работы с периферией «Разборка-сборка» (scather-

gather)

Bh-

Зарезервировано

MASTEREN

Состояние контроллера DMA

Работа контроллера запрещена

Работа контроллера разрешена

–

31-21

Зарезервировано

15-8,

3-1

Примечание - Регистр доступен только для чтения. Возвращает состояние

контроллера DMA. Во время сброса чтение регистра запрещено.

284

CFG - регистр конфигурации DMA

Таблица А.9.3 - Структура регистра CFG

Смещение: 04h

Сброс: 00000000h

Поле

Биты

Описание

CHPROT

7-5

Задает параметры защиты шины AHB-Lite при обращении

контроллера к структурам управляющих данных каналов

Биты поля CHPROT

Доступ не

Доступ

кэшируется

буферизуется

непривилегированный

Доступ

кэшируется

буферизуется

привилегированный

MASTEREN

Бит разрешения работы контролера DMA

Запрещена

Разрешена

–

31-8,

Зарезервировано

4-1

BASEPTR - регистр базового адреса управляющих данных каналов

Таблица А.9.4 - Структура регистра BASEPTR

Смещение: 08h

Сброс: 00000000h

Поле

Биты

Описание

VAL

31-10

Указатель на базовый адрес первичной структуры

управляющих данных

9-0

Зарезервировано

Примечание - Регистр доступен для чтения и записи и определяет базовый адрес

системной памяти размещения управляющих данных каналов. Во время сброса чтение

регистра запрещено.

285

ALTBASEPTR

- регистр базового адреса альтернативных управляющих

данных каналов

Таблица А.9.5 - Структура регистра ALTBASEPTR

Смещение: 0Ch

Сброс: 00000000h

Поле

Биты

Описание

VAL

31-0

Указатель базового адреса альтернативной структуры

управляющих данных каналов

Примечания

1 Регистр доступен только для чтения. Возвращает указатель базового адреса

альтернативных управляющих данных каналов. Во время сброса чтение регистра

запрещено.

2 Регистр позволяет не производить вычисления базового адреса альтернативных

управляющих данных каналов.

WAITONREQ - регистр статуса ожидания запросов для передачи

Таблица А.9.6 - Структура регистра WAITONREQ

Смещение: 10h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Доступны только BREQ запросы от периферии

Доступны BREQ и SREQ запросы от периферии

Запись

Нет реакции

–

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

286

SWREQ - регистр программного запроса на обработку каналов DMA

Таблица А.9.7 - Структура регистра SWREQ

Смещение: 14h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Читаются нули

Запись

Нет запроса

Устанавливает запрос на выполнение цикла DMA по каналу i

–

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

USEBURSTSET - регистр установки пакетного обмена каналов DMA

Таблица А.9.8 - Структура регистра USEBURSTSET

Смещение: 18h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Отключает выполнение одиночных запросов по запросу SREQ и поэтому

будут обрабатываться и исполняться только запросы по BREQ.

Чтение

Канал DMA i выполняет циклы DMA в ответ на запросы на

одиночную передачу SREQ и пакетный обмен BREQ.

Канал DMA i выполняет циклы DMA только в ответ на

запросы пакетного обмена (BREQ)

Запись

Нет эффекта

Отключает возможность обрабатывать запросы одиночного

обмена SREQ на выполнение циклов DMA

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

287

USEBURSTCLR - регистр сброса пакетного обмена каналов DMA

Таблица А.9.9 - Структура регистра USEBURSTCLR

Смещение: 1Ch

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Читаются нули

Запись

Нет эффекта

Разрешает обрабатывать одиночные запросы SREQ на

выполнение циклов DMA

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

REQMASKSET

- регистр маскирования запросов от периферии на

обслуживание каналов DMA

Таблица А.9.10 - Структура регистра REQMASKSET

Смещение: 20h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Канал i выполняет циклы DMA в ответ на поступающие

запросы периферии

Канал i не выполняет циклы DMA в ответ на поступающие

запросы периферии

Запись

Нет эффекта

Отключает выполнение циклов DMA по запросам SREQ и

BREQ периферии

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

288

REQMASKCLR - регистр очистки маскирования запросов на обслуживание

каналов DMA

Таблица А.9.11 - Структура регистра REQMASKCLR

Смещение: 24h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Читаются нули

Запись

Нет эффекта

Разрешает выполнение циклов DMA по запросам SREQ и

BREQ периферии

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

ENSET - регистр установки разрешения работы каналов DMA

Таблица А.9.12 - Структура регистра ENSET

Смещение: 28h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Канал DMA i отключен

Работа канала DMA i разрешена

Запись

Нет эффекта

Разрешает работу канала i

–

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

289

ENCLR - регистр сброса разрешения работы каналов DMA

Таблица А.9.13 - Структура регистра ENCLR

Смещение: 2Сh

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Читаются нули

Запись

Нет эффекта

Запрещает работу канала i

–

31-16

Зарезервировано

Примечания:

1) i - порядковый номер канала от 0 до 15.

2) Контроллер может отключить канал DMA i, в следующих случаях:

- при завершении цикла DMA;

- при чтении из CHANNEL_CFG с полем cycle_ctrl установленным в 000b;

- при появлении ошибки на шине AHB-Lite.

PRIALTSET

- регистр установки первичной/альтернативной структуры

управляющих данных каналов DMA

Таблица А.9.14 - Структура регистра PRIALTSET

Смещение: 30h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Канал DMA i использует первичную структуру управляющих

данных

Канал DMA i использует альтернативную структуру

управляющих данных

Запись

Нет эффекта

Включает

использование

альтернативной

структуры

управляющих данных каналом DMA i

31-16

Зарезервировано

290

Окончание таблицы А.9.14

Примечания:

1) i - порядковый номер канала от 0 до 15.

2) Контроллер может переключить состояние бита CHi в следующих случаях:

- при завершении четырех передач DMA указанных в первичной структуре управляющих

данных при выполнении цикла DMA в режимах работы с памятью или периферией

«разборка-сборка»;

- при завершении всех передач DMA указанных в первичной структуре управляющих

данных при выполнении цикла DMA в режиме «Пинг-понг»;

- при завершении всех передач DMA указанных в альтернативной структуре управляющих

данных при выполнении цикла DMA в режимах:

- «пинг-понг»;

- работа с памятью и периферией в режиме «разборка-сборка».

PRIALTCLR

регистр сброса первичной/альтернативной структуры

управляющих данных каналов DMA

Таблица А.9.15 - Структура регистра PRIALTCLR

Смещение: 34h

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Читаются нули

Запись

Нет эффекта

Включает использование первичной структуры управляющих

данных каналом DMA i

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

PRIORITYSET - регистр установки приоритета каналов DMA

Таблица А.9.16 - Структура регистра PRIORITYSET

Смещение: 38h

Сброс: 00000000h

291

Окончание таблицы А.9.16

Поле

Биты

Описание

CHi

15-0

Чтение

Каналу DMA i присвоен уровень приоритета по умолчанию

Каналу DMA i присвоен высокий уровень приоритета

Запись

Нет эффекта

Присваивает каналу DMA i высокий уровень приоритета

–

31-16

Зарезервировано

PRIORITYCLR - регистр сброса установок приоритета каналов DMA

Таблица А.9.17 - Структура регистра PRIORITYCLR

Смещение: 3Ch

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Чтение

Читаются нули

Запись

Нет эффекта

Присваивает каналу DMA i уровень приоритета по

умолчанию

31-16

Зарезервировано

Примечание - i - порядковый номер канала от 0 до 15.

ERRCLR - регистр сброса флага ошибки DMA

Таблица А.9.18 - Структура регистра ERRCLR

Смещение: 4Ch

Сброс: 00000000h

Поле

Биты

Описание

CHi

15-0

Флаг ошибки по шине AHB-Lite

Чтение

Ошибок не обнаружено

Произошла ошибка

Запись

Нет эффекта

Сброс флага ошибки ERRCLR

–

31-16

Зарезервировано

292

A.10 Регистры блока UART

Базовые адреса и смещения

Таблица A.10.1 - Базовые адреса блоков UART

Адрес

Название

Описание

40045000h

UART0

Базовый адрес регистров UART0

40046000h

UART1

Базовый адрес регистров UART1

DR - регистр данных

Таблица А.10.2 - Структура регистра DR

Смещение: 00h

Сброс: 00000000h

Поле

Биты

Описание

OE, BE,

11, 10,

См. описание бит в регистре RSR

PE, FE

9, 8

DATA

7-0

Поле данных.

Результатом записи в поле DATA является размещение байта в

буфере передатчика, а результатом чтения - считывание байта из

буфера приемника

31-12

Зарезервировано

RSR - регистр состояния приемника и сброса ошибки приемника

Таблица А.10.3 - Структура регистра RSR

Смещение: 04h

Сброс: 00000000h

294

Окончание таблицы А.10.3

Поле

Биты

Описание

Флаг переполнения буфера приемника

В буфере есть свободное место или бит был сброшен после записи в

регистр RSR.

Содержимое буфера остается верным, так как перезаписан был

только сдвиговый регистр. Центральный процессор должен считать

данные для того, чтобы освободить буфер

Буфер заполнен, а данные продолжают поступать

Флаг разрыва лини

Нормальная работа или бит был сброшен после записи в регистр

RSR

Обнаружен признак разрыва линии, то есть наличие низкого

логического уровня на входе приемника в течение времени,

большего, чем длительность передачи полного кадра данных

(включая стартовый, стоповый биты и бит проверки на четность).

При включенном режиме FIFO данная ошибка ассоциируется с

последним байтом, поступившим в буфер. В случае обнаружения

разрыва линии в буфер загружается только один нулевой кадр.

Прием данных возобновляется только после перехода линии в

логическую единицу и последующего обнаружения корректного

стартового бита

Флаг ошибки контроля четности

Нормальная работа или бит был сброшен после записи в регистр

RSR

Четность принятого кадра данных не соответствует установкам

битов EPS и SPS в регистре управления линией LCRH.

При включенном режиме FIFO данная ошибка ассоциируется с

байтом, находящимся на вершине буфера

Флаг ошибка в структуре кадра

Нормальная работа или бит был сброшен после записи в регистр

RSR

В принятом символе не обнаружен корректный стоповый бит

(единица). При включенном режиме FIFO данная ошибка

ассоциируется с байтом, находящимся на вершине буфера

31-4

Зарезервировано

Все флаги сбрасываются записью единицы

FR - регистр флагов

Таблица А.10.4 - Структура регистра FR

Смещение: 18h

Сброс: 00000000h

295

Окончание таблицы А.10.4

Поле

Бит

Описание

TXFE/

Флаг пустоты буфера передатчика/приемника. Установка флага зависит

RXFE

от состояния бита FEN регистра LCRH

Буфер не пуст

Буфер пуст

Примечание - Бит TXFE/RXFE не дает никакой информации о

наличии данных в сдвиговом передающем регистре.

RXFF/

Флаг заполнения буфера приемника/передатчика. Установка флага

TXFF

зависит от состояния бита FEN регистра LCR_H (т. е. включен режим

FIFO или нет)

Буфер не заполнен

Если режим FIFO запрещен, бит устанавливается, когда буферный

регистр приемника/передатчика занят. Если режим FIFO разрешен

бит устанавливается, если заполнен буфер приемника/ передатчика

BUSY

Бит занятости блока UART

Блок не занят

Блок передает данные на линию. Бит остается установленным до тех

пор, пока данные, включая стоповые биты, не будут полностью

переданы. Также бит устанавливается при наличии данных в буфере

передатчика, вне зависимости от состояния приемопередатчика (даже

если он запрещен)

31-9,

Зарезервировано

2-0

IBRD - регистр целой части делителя скорости обмена данными

Таблица А.10.5 - Структура регистра IBRD

Смещение: 24h

Сброс: 00000000h

Поле

Биты

Описание

DIVINT

15-0

Целая часть коэффициента деления частоты для

формирования тактового сигнала передачи данных.

Минимальное значение 0001h

31-

Зарезервировано

296

FBRD - регистр целой дробной части делителя скорости обмена данными

Таблица А.10.6 - Структура регистра FBRD

Смещение: 28h

Сброс: 00000000h

Поле

Биты

Описание

DIVFRAC

5-0

Дробная часть коэффициента деления частоты для

формирования тактового сигнала передачи данных.

При DIVINT = FFFFh, значение DIVFRAC может быть только

00h. Невыполнение этого условия приведет к прерыванию

приема/передачи

31-6

Зарезервировано

LCRH - регистр управления линией

Таблица А.10.7 - Структура регистра LCRH

Смещение: 2Сh

Сброс: 00000000h

Поле

Биты

Описание

SPS

Бит разрешения передачи бита четности с фиксированным значением.

Состояние бита не важно, если бит PEN сброшен

Запрещено

На месте бита четности передается инверсное значение бита EPS,

оно же проверяется при приеме данных.

При EPS = 0 на месте бита четности передается единица.

При EPS = 1 на месте бита четности передается ноль

WLEN

6-5

Поле количества передаваемых/принимаемых информационных бит

5 бит

6 бит

7 бит

8 бит

297

Окончание таблицы А.10.7

Поле

Биты

Описание

FEN

Бит включения режима FIFO буфера приемника и передатчика

Выключен

Включен

STP2

Бит выбора режима передачи стопового бита

Один стоповый бит

Два стоповых бита

Примечание - Приемник не проверяет наличие дополнительного

стопового бита в кадре

EPS

Бит паритета

Состояние бита не важно, если бит PEN сброшен

Бит четности дополняет количество единиц в информационной

части кадра до нечетного числа

Бит четности дополняет количество единиц в информационной

части кадра до четного числа

PEN

Бит включения проверки четности

Выключена. Кадр не содержит бита четности

Включена. Бит четности передается в кадре и проверяется при

приеме данных

BRK

Флаг разрыва линии

Нормальная работа

Если бит установлен, то по завершении передачи текущего символа

на выходе передатчика устанавливается низкий уровень сигнала.

Для правильного выполнения этой операции программное

обеспечение должно обеспечить передачу сигнала разрыва в

течение, как минимум, времени передачи двух информационных

кадров

31-8

Зарезервировано

Примечание - Дополнительная информация о комбинациях состояний битов SPS,

EPS и PEN для контроля паритета представлена в таблице А11.7.

Таблица А.10.8 - Зависимость бита паритета от состояния битов регистра LCRH

Биты регистра LCRH

Наличие и состояние бита паритета

SPS

EPS

PEN

Не важно

Не передается, не проверяется

Проверка нечетности слова данных

Проверка четности слова данных

Бит четности постоянно равен единице

Бит четности постоянно равен нулю

298

CR - регистр управления

Таблица А.10.9 - Структура регистра CR

Смещение: 30h

Сброс: 00000300h

Поле

Биты

Описание

RXE/

Бит разрешения приема/передачи

TXE

Запрещено

Разрешено

UARTEN

Бит разрешения работы приемопередатчика

Запрещено

Разрешено

–

31-10,

Зарезервировано

7-1

IFLS - регистр порога прерывания по заполнению буфера в режиме FIFO

Таблица А.10.10 - Структура регистра IFLS

Смещение: 34h

Сброс: 00000012h

Поле

Биты

Описание

RXIFLSEL/

5-3/

Порог заполнения/опустошения буфера приемника/передатчика, по

TXIFLSEL

2-0

достижении которого будет генерироваться прерывание

Для приемника

Для передатчика

000

Заполнение на 1/8

Опустошение до 1/8

001

Заполнение на 1/4

Опустошение до 1/4

010

Заполнение на 1/2

Опустошение до 1/2

(по умолчанию)

011

Заполнение на 3/4

Опустошение до 3/4

100

Заполнение на 7/8

Опустошение до 7/8

Остальные комбинации зарезервированы

31-6

Зарезервировано

299

IMSC - регистр маски прерываний

Таблица А.10.11 - Структура регистра IMSC

Смещение: 38h

Сброс: 00000000h

Поле

Бит

Описание

TDIM

Окончание передачи в линии

OEIM

Переполнение буфера приемника

BEIM

Разрыв линии

PEIM

Ошибка контроля четности

FEIM

Ошибка в структуре кадра

RTIM

Таймаут приема данных

TXIM

Порог опустошения буфер передатчика

RXIM

Порог переполнения буфера приемника

–

31-12

Зарезервировано

Примечание - Установка бит в регистре формирует маску прерываний.

RIS - регистр состояния прерываний

Таблица А.10.12 - Структура регистра RIS

Смещение: 3Сh

Сброс: 0000000xh

Поле

Бит

Описание

TDRIS

Окончание передачи в линии

OERIS

Переполнение буфера приемника

BERIS

Разрыв линии

PERIS

Ошибка контроля четности

FERIS

Ошибка в структуре кадра

RTRIS

Таймаут приема данных

TXRIS

Порог опустошения буфер передатчика

RXRIS

Порог переполнения буфера приемника

–

31-12

Зарезервировано

Примечание - При возникновении прерываний устанавливаются соответствующие им

немаскируемые флаги.

300

MIS - регистр состояния прерываний с маскированием

Таблица А.10.13 - Структура регистра MIS

Смещение: 40h

Сброс: 0000000xh

Поле

Бит

Описание

TDMIS

Окончание передачи в линии

OEMIS

Переполнение буфера приемника

BEMIS

Разрыв линии

PEMIS

Ошибка контроля четности

FEMIS

Ошибка в структуре кадра

RTMIS

Таймаут приема данных

TXMIS

Порог опустошения буфер передатчика

RXMIS

Порог переполнения буфера приемника

–

31-12

Зарезервировано

Примечание - В регистре устанавливаются только те флаги, которые закрыты маской

регистра IMSC.

ICR - регистр сброса прерываний

Таблица А.10.14 - Структура регистра ICR

Смещение: 44h

Сброс: 00000000h

Поле

Бит

Описание

TDIC

Окончание передачи в линии

OEIC

Переполнение буфера приемника

BEIC

Разрыв линии

PEIC

Ошибка контроля четности

FEIC

Ошибка в структуре кадра

RTIC

Таймаут приема данных

TXIC

Порог опустошения буфер передатчика

RXIC

Порог переполнения буфера приемника

301

Окончание таблицы А.10.14

Поле

Бит

Описание

–

31-12

Зарезервировано

Примечание - Запись единиц в биты регистра сбрасывает соответствующие им флаги в

регистрах RIS и MIS, а также прерывания, вызвавшие установку этих флагов.

DMACR - регистр управления прямым доступом к памяти

Таблица А.10.15 - Структура регистра DMACR

Смещение: 48h

Сброс: 00000000h

Поле

Бит

Описание

DMAONERR

Бит управления блокированием запросов DMA от приемника

UARTRXDMASREQ и UARTRXDMABREQ в случае

возникновения прерывания по ошибке

Выключено

Включено

TXDMAE/

Бит разрешения формирования запросов DMA для обслуживания

RXDMAE

буфера передатчика/приемника

Запрещено

Разрешено

–

31-3

Зарезервировано

302

A.11 Регистры контроллера SPI

Базовые адреса и смещения

Таблица A.11.1 - Базовый адрес блока SPI

Адрес

Название

Описание

40047000h

SPI

Базовый адрес регистров SPI

CR0 - регистр управления 0

Таблица А.11.2 - Структура регистра CR0

Смещение: 00h

Сброс: 00000000h

Поле

Биты

Описание

SCR

15-8

Коэффициент деления второго делителя.

Может принимать значения 00h до FFh

SPH

Фаза сигнала SPI_SCK (только для протокола обмена SPI)

Выборка данных по переднему фронту синхросигнала, а установка по

заднему

Выборка данных по заднему фронту синхросигнала, а установка по

переднему

SPO

Полярность сигнала SPI_SCK (только для протокола обмена SPI)

В режиме ожидания линия SPI_SCK удерживается в состоянии

логического нуля

В режиме ожидания линия SPI_SCK удерживается в состоянии

логической единицы

FRF

5-4

Поле выбора протокола обмена информацией

SPI

SSI

Microwire

Зарезервировано

DSS

3-0

Размер слова данных:

0h-2h

Зарезервировано

4 бита

5 бит

6 бит

7 бит

8 Бит

9 бит

10 бит

11 бит

12 бит

13 бит

303

Окончание таблицы А.11.2

Поле

Биты

Описание

DSS

3-0

14 бит

15 бит

16 бит

–

31-16

Зарезервировано

CR1 - регистр управления 1

Таблица А.11.3 - Структура регистра CR1

Смещение: 04h

Сброс: 00004400h

Поле

Бит

Описание

TXIFLSEL

15-12

Велична порога опустошения передающего FIFO. При опустощении

до уровня порога или ниже может быть сгенерировано прерывание

или запрос DMA. Значение по умолчанию - 4, допустимый диапазон

значений 0-8.

RXIFLSEL

11-8

Велична порога наполнения принимающего FIFO. При заполнении

до уровня порога или выше может быть сгенерировано прерывание

или запрос DMA. Значение по умолчанию - 4, допустимый диапазон

значений 0-8.

SOD

Бит запрета передачи данных.

В режиме мастера значение бита игнорируется.

В режиме ведомого бит контролирует выход данных. Пока бит

сброшен передача и прием данных разрешены. Установка бита

блокирует передачу данных и переводит вывод SPI_TXD в

состояние слабой логической единицы, при этом прием тактового

сигнала и прием данных не блокируются

Бит выбора режима работы

Мастер

Ведомый

SSE

Бит разрешения работы приемопередатчика

Запрещено

Разрешено

–

31-16,

Зарезервировано

7-4, 0

304

DR - регистр данных

Таблица А.11.4 - Структура регистра DR

Смещение: 08h

Сброс: 00000000h

Поле

Бит

Описание

DATA

15-0

16-разрядный буфер FIFO приемника и передатчика.

Данные для передачи записываются в регистр. В случае если размер

передаваемых данных менее 16 бит, перед записью в регистр они

должны быть выравнены по правой границе. Неиспользуемые биты

игнорируются.

Принятые данные автоматически выравниваются по правой границе в

блоке приемника. При чтении регистр возвращает принятые данные

31-16

Зарезервировано

SR - регистр состояния

Таблица А.11.5 - Структура регистра SR

Смещение: 0Ch

Сброс: 00000003h

Поле

Бит

Описание

BSY

Флаг активности

Приемопередатчик не активен

Приемопередатчик передает/принимает данные, либо буфер FIFO

передатчика не пуст

RFF

Флаг заполнения буфера FIFO приемника

Не заполнен

Заполнен

RNE

Индикатор того, что буфер FIFO приемника не пуст

Пуст

Не пуст

TNF

Индикатор того, что буфера FIFO передатчика не заполнен

Заполнен

Не заполнен

305

Окончание таблицы А.11.5

Поле

Бит

Описание

TFE

Флаг пустоты буфера FIFO передатчика

Не пуст

Пуст

–

31-5

Зарезервировано

CPSR - регистр делителя тактовой частоты

Таблица А.11.6 - Структура регистра CPSR

Смещение: 10h

Сброс: 00000000h

Поле

Биты

Описание

CPSDVSR

7-0

Коэффициент деления первого делителя.

Может принимать четные значения от 02h до FEh

31-8

Зарезервировано

IMSC - регистр маски прерываний

Таблица А.11.7 - Структура регистра IMSC

Смещение: 14h

Сброс: 00000000h

Поле

Бит

Описание

TXIM

Буфер передатчика опустошен до величины порога или

ниже

RXIM

Буфер приемника заполнен на величину порога или выше

RTIM

Таймаут приема данных

RORIM

Переполнение буфера приемника

–

31-4

Зарезервировано

Примечание - Установка/сброс бит формирует маску. По умолчанию, все биты

сброшены, и установка флагов запрещена.

306

RIS - регистр состояния прерываний

Таблица А.11.8 - Структура регистра RIS

Смещение: 18h

Сброс: 00000000h

Поле

Бит

Описание

TXRIS

Буфер передатчика опустошен до величины порога или

ниже

RXRIS

Буфер приемника заполнен на величину порога или выше

RTRIS

Таймаут приема данных

RORRIS

Переполнение буфера приемника

–

31-4

Зарезервировано

Примечание - При возникновении прерываний устанавливаются соответствующие им

немаскируемые флаги. Биты RTRIS также сбрасываются после чтения буфера приемника.

MIS - регистр состояния прерываний с маскированием

Таблица А.11.9 - Структура регистра MIS

Смещение: 1Сh

Сброс: 00000000h

Поле

Бит

Описание

TXMIS

Буфер передатчика опустошен до величины порога или

ниже

RXMIS

Буфер приемника заполнен на величину порога или выше

RTMIS

Таймаут приема данных

RORMIS

Переполнение буфера приемника

–

31-4

Зарезервировано

Примечание - В регистре устанавливаются только те флаги, которые закрыты маской

регистра IMSC. Бит RTMIS также сбрасывается после чтения буфера приемника

307

ICR - регистр сброса прерываний

Таблица А.11.10 - Структура регистра ICR

Смещение: 20h

Сброс: 00000000h

Поле

Бит

Описание

TXMIS

Буфер передатчика опустошен до величины порога или

ниже

RXMIS

Буфер приемника заполнен на величину порога или выше

RTMIS

Таймаут приема данных

RORMIS

Переполнение буфера приемника

–

31-4

Зарезервировано

Запись единиц в биты регистра сбрасывает соответствующие им флаги в регистрах RIS и

MIS, а также прерывания, вызвавшие установку этих флагов.

DMACR - регистр управления прямым доступом к памяти

Таблица А.11.11 - Структура регистра DMACR

Смещение: 24h

Сброс: 00000000h

Поле

Бит

Описание

TXDMAE

Бит разрешения использования DMA при передаче

Не используется

Разрешено формирование запросов DMA для обслуживания

буфера FIFO передатчика

RXDMAE

Бит разрешения использования DMA при приеме

Не используется

Разрешено формирование запросов DMA для обслуживания

буфера FIFO приемника

31-2

Зарезервировано

308

А.12 Регистры таймера

Базовые адреса и смещения

Таблица A.11.1 - Базовые адреса блоков таймеров

Адрес

Название

Описание

40048000h

TMR0

Базовый адрес регистров таймера 0

40049000h

TMR1

Базовый адрес регистров таймера 1

4004A000h

TMR2

Базовый адрес регистров таймера 2

4004B000h

TMR3

Базовый адрес регистров таймера 3

CTRL - регистр управления блока таймера

Таблица А.11.2 - Структура регистра CTRL

Смещение: 00h

Сброс: 00000000h

Поле

Бит

Описание

INTEN

Бит разрешения прерывания таймера

Запрещено

Разрешено

EXTINCLK

Бит включения внешнего входа синхронизации как тактового

Нет действий

Сигнал на входе TMR_IN является тактовым

EXTINEN

Бит разрешения работы таймера, если сигнал на внешнем входе равен

единице

Запрещено

Таймер декрементируется с частотой PCLK

Бит включения таймера

Выключен

Таймер декрементируется с частотой PCLK

–

31-4

Зарезервировано

309

Окончание таблицы А.11.5

Поле

Бит

Описание

INT

Флаг прерывания таймера

Нет прерывания

Запрос на прерывание

Для сброса бита следует записать в него единицу

31-1

Зарезервировано

DMAREQ - регистр управления запросом DMA

Таблица А.11.6 - Структура регистра DMAREQ

Смещение: 10h

Сброс: 00000000h

Поле

Бит

Описание

Разрешение генерации запроса DMA по опустошению таймера

Нет запроса

Запрос разрешен

–

31-1

Зарезервировано

ADCSOC - регистр управления запуском АЦП

Таблица А.11.6 - Структура регистра ADCSOC

Смещение: 14h

Сброс: 00000000h

Поле

Бит

Описание

Разрешение генерации сигнала запуска АЦП

Нет сигнала

Генерация разрешена

–

31-1

Зарезервировано

311

A.13 Регистры блока ШИМ

Базовые адреса и смещения

Таблица A.13.1 - Базовые адреса блоков ШИМ

Адрес

Название

Описание

4004D000h

PWM0

Базовый адрес регистров ШИМ 0

4004C000h

PWM1

Базовый адрес регистров ШИМ 1

4004E000h

PWM2

Базовый адрес регистров ШИМ 2

TBCTL - регистр управления таймером

Таблица А.13.2 - Структура регистра TBCTL

Смещение: 00h

Сброс: 00000000h

Поле

Биты

Описание

SHDWGLOB

Глобальное разрешение всех теневых загрузок

Все теневые регистры пишутся, но события перезаписи в

активные блокируются

Теневая загрузка происходит согласно настройкам

соответствующих полей

FREESOFT

15-14

Поле задания поведения счетчика ШИМ после перехода в режим

останова во время отладки

Счетчик будет остановлен на следующий такт TBCLK

Счетчик будет остановлен по достижении события:

- TBCTR = TBPRD (при счете вверх);

- TBCTR = 0000h (при счете вниз или вверх-вниз).

1х

Счетчик продолжит работу

PHSDIR

Бит задания фазового направления (используется только при

двунаправленном счете).

Задает направление счета после синхронизации. Загружается

вместе с регистром фазы TBPHS

Вниз

Вверх

CLKDIV

12-10

Поле задания первого делителя тактовой частоты

000

001

1/2

010

1/4

011

1/8

100

1/16

101

1/32

110

1/64

111

1/128

312

Окончание таблицы А.13.2

Поле

Биты

Описание

HSPCLKDIV

9-7

Поле задания второго делителя тактовой частоты.

Конечное значение делителя является произведением значений

делителей, задаваемых полями CLKDIV и HSPCLKDIV

000

001

1/2

010

1/4

011

1/6

100

1/8

101

1/10

110

1/12

111

1/14

SWFSYNC

Бит программной эмуляция появления синхроимпульса

Нет действий

Запись единицы вызывает появление синхроимпульса в цепи

PWM_SYNCI

SYNCOSEL

5-4

Поле выбора источника для выходного сигнала синхронизации

PWM_SYNCO

PWM_SYNCI

CTR = 0000h

CTR = CMPB

Выдача синхроимпульса запрещена

PRDLD

Бит управления загрузкой регистра TBPRD

Режим отложенной загрузки регистра TBPRD разрешен

Запись в TBPRD будет произведена сразу в активный

регистр

PHSEN

Бит разрешения загрузки счетчика таймера

Запрещено

Разрешена загрузка счетчика TBCTR значением регистра

фазы TBPHS при получении события синхронизации

(импульс на входе PWM_SYNCI или запись в бит

SWFSYNC)

CTRMODE

1-0

Поле задания направления счета

Вверх

Вниз

Вверх-вниз

Счетчик остановлен

–

31-17

Зарезервировано

313

TBSTS - регистр статуса таймера

Таблица А.13.3 - Структура регистра TBSTS

Смещение: 04h

Сброс: 00000000h

Поле

Бит

Описание

CTRMAX

Флаг достижения счетчиком таймера своего максимального

значения FFFFh

Значение не достигнуто или флаг был сброшен

Значение было достигнуто

Запись единицы сбрасывает флаг

SYNCI

Флаг синхронизации

Синхронизация не достигнута или флаг был сброшен

Синхронизация произошла

Запись единицы сбрасывает флаг

CTRDIR

Флаг направление счета таймера

Вниз

Вверх

–

31-3

Зарезервировано

TBPHS - регистр статуса таймера

Таблица А.13.4 - Структура регистра TBPHS

Смещение: 08h

Сброс: 00000000h

Поле

Биты

Описание

TBPHS

31-16

Поле задания начальной фазы таймера при получении сигнала

синхронизации

15-0

Зарезервировано

314

TBCTR - регистр текущего значения таймера

Таблица А.13.5 - Структура регистра TBCTR

Смещение: 0Сh

Сброс: 00000000h

TBCTR

15-0

Текущее значение счетчика таймера.

Запись в регистр изменяет значение таймера. Запись происходит

асинхронно с TBLK и не использует отложенный механизм загрузки

31-16

Зарезервировано

TBPRD - регистр текущего значения таймера

Таблица А.13.6 - Структура регистра TBPRD

Смещение: 10h

Сброс: 00000000h

Поле

Биты

Описание

TBPRD

15-0

Период таймера (максимальное значение счета таймера).

Отложенная загрузка в этот регистр программируется битом PRDLD

регистра TBCTL. По умолчанию бит PRDLD сброшен и запись в

регистр TBPRD приводит к записи в теневой регистр. Активный

регистр будет загружен по событию TBCTR = Zero. Если бит PRDLD

установлен, то запись выполняется напрямую в активный регистр

31-16

Зарезервировано

315

CMPCTL - регистр управления компаратором

Таблица А.13.7 - Структура регистра CMPCTL

Смещение: 14h

Сброс: 00000000h

Поле

Биты

Описание

SHDWBFULL

Флаг отложенной загрузки в регистр CMPB

Нет действий

Активный регистр загружен значением из теневого регистра

SHDWAFULL

Флаг отложенной загрузки в регистр CMPA

Нет действий

Активный регистр загружен значением из теневого регистра

SHDWBMODE

Бит управления загрузкой регистра CMPB

Значение, записываемое в регистр CMPB, размещается в

теневом регистре (отложенная загрузка)

Производится загрузка напрямую в активный регистр

SHDWAMODE

Бит управления загрузкой регистра CMPA

Значение, записываемое в регистр CMPA, размещается в

теневом регистре (отложенная загрузка)

Производится загрузка напрямую в активный регистр

LOADBMODE

3-2

Поле задания события загрузки отложенного значения в

регистр CMPB (при условии, что бит SHDWBMODE сброшен)

CTR = Zero

CTR = PRD

CTR = Zero или CTR = PRD

Загрузка запрещена

LOADAMODE

1-0

Поле задания события загрузки отложенного значения в

регистр CMPA (при условии, что бит SHDWAMODE сброшен)

CTR = Zero

CTR = PRD

CTR = Zero или CTR = PRD

Загрузка запрещена

–

31-10,

Зарезервировано

7, 5

316

МИКРОСХЕМА ИНТЕГРАЛЬНАЯ 1921ВК035. Руководство пользователя - часть 5